Made available in DSpace on 2013-08-07T18:53:34Z (GMT). No. of bitstreams: 1 000433276-Texto+Completo-0.pdf: 19761233 bytes, checksum: ae3d3981f10d3a7c7e8d6e45d188364c (MD5) Previous issue date: 2011 / Nowadays, electronic systems (System-on-Chip -SoC) are becoming more and morepopular, with reduced costs and high performance. For this reason, it is mandatory that such systems become more reliable and robust than ever. Most of the SOCs currently adopted make use of the asynchronous paradigm, which is based on a global clock signal to synchronize the whole system. However, this architecture presents serious problems related to the electromagnetic compatibility (EMC), namely, high electromagnetic emission level and reduced susceptibility. In this context, asynchronous circuits represent an interesting altemative, capable to solve or at least minimize the above mentioned problems. Such condition is observed because asynchronous circuits tend to become intrinsically more robust to electromagnetic interference. The most important drawback of asynchronous circuits is that designers are not prepared for this change of paradigm as well to the lack of CAD tools to develop this type of circuit. In this scenario, the present work proposes a new methodology to increase the robustness of asynchronous circuits when exposed to electromagnetic interference (EMI). This goal is attained by increasing progressively the delay ofthe controllogic of the handshaking circuits between stages of an asynchronous pipeline circuit. This work concludes by presenting experiments aiming to validate the proposal. In these experiments, conducted electromagnetic interference is applied to the power supply lines of different versions of the circuit adopted as the case-study. Such noise is generated according to the intemational standard IEC 61000-4-29, which defines roles for generating voltage dips, short interruptions and voltage variations on the DC power port of electronic systems and integrated circuits. / Atualmente, sistemas eletrônicos embarcados (System-on-Chip -SoC) são cada vez mais populares, com custos cada vez menores e performance cada vez mais elevada usados em aplicações críticas. Por esta razão, é necessário que estes sistemas sejam extremamente confiáveis e robustos. Observa-se que a grande maioria dos SoCs utilizados atualmente faz uso do paradigma síncrono, o qual se baseia em um sinal de relógio global para sincronizar todo o circuito. Porém, é importante salientar que essa arquitetura apresenta sérios problemas relacionados à compatibilidade eletromagnética(Electromagnetic Compatibility - EMC), tanto no que tange à emissão quanto à susceptibilidade. Neste contexto, circuitos assíncronos representam uma alternativa extremamente viável capaz de aminizar e até mesmo solucionar tais problemas de EMC, pois circuitos assíncronos tendem intrinsecamente a serem mais robustos ao ruído magnético. A grande dificuldade frente ao paradigma assíncrono esta fundamentada ao fato de que projetistas não estão preparados para essa mudança de paradigma bem como uma carência de ferramentas de CAD voltadas para o desenvolvimento deste tipo de circuito no mercado. Assim, esta dissertação de mestrado visa propor uma metodologia de projeto de circuitos assíncronos que correlacione o tipo de ruído eletromagnético existente no meio onde o circuito será operado com a confiabilidade esperada para o mesmo. Basicamente, este objetivo é alcançado através do aumento progressivo dos atrasos da lógica de controle dos circuitos de hamdshaking entre estágios de um circuito pipeline assíncronos. Ao final, este trabalho apresenta resultados de experimentos práticos realizados para validar a metodologia proposta através da injeção de ruído conduzido nas linhas de alimentação (Power Supply Disturbances - PSD) de diferentes versões do circuitos assíncrono adotado como estudo-de-caso. Os experimentos práticos foram realizados de acordo com o Standard internacional IEC 61. 00-4-29, que define parâmetros para a geração de ruído nas linhas de alimentação de circuitos e sistemas eletrônicos integrados.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.

Neste trabalho analisamos a Equação de Lienard. Posteriormente, apresentamos um estudo completo do retrato de fase da Equação de Van der Pol, mostrando que ela possui uma solução periódica e que toda solução não periódica tende para ela. Ao fim do trabalho apresentamos uma prova para sistemas de equações diferenciais mais gerais do que a de Lienard. / In this work we analysed the Lienard Equations. Later, we did a complete study of the phase portrait of the Van der Pol Equation, proving that it has a periodic solution and that every non periodic solution tends to this periodic solution. At the final of this \vork, we presented a proof to more general systems of differencial equations than Lienard.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2006. / Submitted by mariana castro (nanacastro0107@hotmail.com) on 2009-12-01T18:51:16Z No. of bitstreams: 1 Dissertacao WILSON DUTRA SAMPAIO.PDF: 6226280 bytes, checksum: d11aea64ebba2644f8bc62128a087ce1 (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2009-12-01T22:38:23Z (GMT) No. of bitstreams: 1 Dissertacao WILSON DUTRA SAMPAIO.PDF: 6226280 bytes, checksum: d11aea64ebba2644f8bc62128a087ce1 (MD5) / Made available in DSpace on 2009-12-01T22:38:23Z (GMT). No. of bitstreams: 1 Dissertacao WILSON DUTRA SAMPAIO.PDF: 6226280 bytes, checksum: d11aea64ebba2644f8bc62128a087ce1 (MD5) Previous issue date: 2006-10-30 / O presente trabalho estuda as tecnologias de emulação de circuitos TDM sobre redes de pacotes, desenvolvidas como alternativa às aplicações VoIP para preservar os investimentos nas redes atuais. Com base nesse estudo, é proposta a utilização de circuitos TDM emulados como alternativa de baixo custo para transmissão vídeo digital, caracterizando uma aplicação IPTV com características diferentes das usuais. Em seu desenvolvimento, são propostos novos mecanismos para o seqüenciamento de pacotes e a recuperação do relógio de transmissão no receptor, que são descritos e validados através de simulação no MatLab® e Simulink, bem como parcialmente implementados através de uma aplicação desenvolvida em Java, submetida à avaliação experimental na rede IP do LabCom/UnB. O trabalho apresenta também os resultados experimentais obtidos com a utilização de uma aplicação comercial TDMoIP®, desenvolvida pela RAD, utilizada para emular um circuito E1 no entroncamento de uma central de comutação Trópico-RA, analisado sob diversas condições, incluindo o ponto de vista da central em relação à qualidade do enlace e o estudo comparativo com a aplicação Java desenvolvida. _________________________________________________________________________________________ ABSTRACT / This work presents new technologies for TDM emulation over packet networks, as an alternative to VoIP applications, saving network investments. After that, it proposes TDM pseudo-wires as an option to reduce digital video transmission costs, introducing a new kind of IPTV application. The work proposes new algorithms to improve solutions to TDM over IP main challenges: packet-sequence processing and clock-recovery at receiver. These algorithms are described and implemented using simulation at MatLab® and Simulink, and tested using a simple Java-based application to deploy TDM over IP on a real network at LabCom/UnB. Moreover, it also presents experimental results from a commercial solution for TDMoIP® technology, developed by RAD Data Communications, Inc. and used to deploy trunk E1 circuits for a Trópico-RA voice switch, in several conditions, analyzing pseudo-wire behavior and link quality as viewed by that switch. Finally, this work provides a comparison between that and proposed solution.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2009. / Submitted by Larissa Ferreira dos Angelos (ferreirangelos@gmail.com) on 2010-04-28T17:49:44Z No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Approved for entry into archive by Lucila Saraiva(lucilasaraiva1@gmail.com) on 2010-04-29T21:18:09Z (GMT) No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) / Made available in DSpace on 2010-04-29T21:18:09Z (GMT). No. of bitstreams: 1 2009_JoaoVitorBernardoPimentel.pdf: 1918907 bytes, checksum: ca4b044c1ae105ea2a351e751dc25f03 (MD5) Previous issue date: 2009-08-07 / Este trabalho propõe uma metodologia de descrição de células VLSI analógicas e de sinal misto como blocos de propriedade intelectual (IP). A metodologia foi aplicada em blocos de circuitaria analógica e de sinal misto um conversor tensão-corrente e um conversor analógicodigital, previamente projetados em tecnologia CMOS como estudos de caso. Foram realizadas adaptações aos blocos para se adequarem ao contexto de IPs analógicos e construídos modelos de alto-nível dos circuitos, permitindo avaliar sua funcionalidade sem o conhecimento da topologia interna. Os resultados obtidos dos estudos de caso, principalmente simulações de modelos de alto nível de abstração do circuito, foram analisados para avaliar a metodologia proposta e propôr trabalhos futuros. _________________________________________________________________________________________ ABSTRACT / This work proposes a methodology for the description of analog and mixed-signal VLSI cells as intellectual property (IP) blocks. The methodology was applied on analog/mixed-signal circuitry blocks - a voltage-to-current converter and an analog-to-digital converter, previously designed in CMOS technology - as study cases. Adaptations were performed in the blocks to make them adequate to an analog IP context, and high-level models of the circuits were built, allowing for assessing their functionality with no knowledge of internal architecture. The achieved results from the study case, especially high abstraction-level simulations, were analysed to evaluate the proposed methodology and to propose future work.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2006. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-11T01:23:35Z No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Approved for entry into archive by Daniel Ribeiro(daniel@bce.unb.br) on 2011-02-16T01:04:02Z (GMT) No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Made available in DSpace on 2011-02-16T01:04:02Z (GMT). No. of bitstreams: 1 2006_CarlosAlbertoTenorioCarvalhoJunior.pdf: 2629276 bytes, checksum: bcaf33b03adf4a0a77745682f35bcf90 (MD5) / Este trabalho apresenta um novo conceito para a aceleração do método TLM bidimensional (TLM-2D). A técnica baseia-se na utilização de saltos controlados no passo de tempo em conjunto com a redução de ordem de modelo, obtendo assim um processamento mais rápido. Estes saltos são numericamente estáveis e podem resultar em considerável redução na utilização do processador. Para tornar o método mais eficiente emprega-se a redução de ordem de modelo por meio da decomposição de Schur ou via decomposição em autovalores, utilizando a transformada Z. Além disso, apresenta-se aplicações da envoltória complexa na modelagem numérica utilizando o método TLM-JSN (Transmission Line Matrix - John´s Super Node) e adaptação da técnica de diakópticas na modelagem TLMJSN. A metodologia é validada através de comparações com o método TLM convencional, mediante o cálculo de diversas estruturas. _________________________________________________________________________________ ABSTRACT / This work presents a new concept for the acceleration of the TLM method. The technique is based on the use of controlled timestep jumps together with model order reduction. This results in faster processing. These jumps are numerically stable and can result in considerable computational savings. The method can be optimized through model order reduction using Schur decomposition or through Z-transform eigenvalue decomposition. In addittion, this work presents the application of the complex envelope in TLM-JSN (Transmission-Line Matrix - John’s Super Node) together with the appllication of diakoptics techniques. The methodology is validated through comparisons with the method TLM conventional, by the calculation of several structures.

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008. / Submitted by Thaíza da Silva Santos (thaiza28@hotmail.com) on 2011-02-11T02:34:45Z No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Approved for entry into archive by Luanna Maia(luanna@bce.unb.br) on 2011-03-24T14:41:35Z (GMT) No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Made available in DSpace on 2011-03-24T14:41:35Z (GMT). No. of bitstreams: 1 2008_GilmaSilvaBeserra.pdf: 5686845 bytes, checksum: ac5dd711b5a4c7eecbf01752032e9f97 (MD5) / Neste trabalho foram projetados e implementados uma memória ROM de 256 bits, uma memória RAM de 128 bits e um banco com 16 registradores de 16 bits, em tecnologia CMOS 0.35 m, como veículos de validação preliminar de uma arquitetura contendo 2kB de ROM e 8 kB de RAM. Tais estruturas integram um Sistema em Chip (SoC) para comunicação sem fio em um sistema de controle de irrigação. Foram desenvolvidos os projetos arquitetural, elétrico e físico das unidades anteriormente citadas utilizando técnicas de projeto orientado à testabilidade. Esses módulos foram projetados e simulados utilizando ferramentas do CADENCE e atenderam às especificações previamente definidas. Após validadas, as estruturas foram enviadas para fabricação. _________________________________________________________________________________ ABSTRACT / A 256-bit ROM, a 128-bit RAM, and a bank of sixteen 16-bit registers were implemented in a 0.35 m CMOS technology. The ROM and RAM memory capacity will be expanded to 2kBytes and 8 kBytes in order to integrate a System on Chip (SoC) for irrigation control on crops. An architecture that integrates and expands the memory according to a 16-bit RISC microprocessor datapath was also proposed. Design for Testability (DFT) techniques were also used. After simulation and validation with the CADENCE framework, the circuits were sent to fabrication.

A idéia de circuito, no mundo contemporâneo, está associada ao processo da comunicação mediada e à sua complexidade. Com o objetivo de verificar qual o papel dos circuitos comunicativos na formação de redes e na construção da cidadania no ciberespaço, procuramos mostrar como se caracterizam os circuitos, a partir do estudo realizado em weblogs voltados à discussão crítica de temas relacionados à realidade social e política brasileira. Como instâncias mediadoras entre o imaginário e a construção social da realidade, os circuitos comunicativos se desenvolvem e geram novos circuitos emergentes, interferindo na sua própria organização e na circulação das informações. Nos blogs, as narrativas são construídas acionando os três momentos presentes na dinâmica do circuito (produção, difusão e uso/aceitação de informações). Assim, numa relação dialógica entre subjetividade e objetivação, as narrativas formam tramas de sentidos, responsáveis pelos intercâmbios das significações e pela mobilização dos cidadãos no ciberespaço. Cidadania esta relacionada às capacidades cognitivas e aos recursos simbólicos, necessários aos indivíduos para coordenarem suas ações num mundo marcado por incertezas e crises de sentido.

Neste trabalho analisamos a Equação de Lienard. Posteriormente, apresentamos um estudo completo do retrato de fase da Equação de Van der Pol, mostrando que ela possui uma solução periódica e que toda solução não periódica tende para ela. Ao fim do trabalho apresentamos uma prova para sistemas de equações diferenciais mais gerais do que a de Lienard. / In this work we analysed the Lienard Equations. Later, we did a complete study of the phase portrait of the Van der Pol Equation, proving that it has a periodic solution and that every non periodic solution tends to this periodic solution. At the final of this \vork, we presented a proof to more general systems of differencial equations than Lienard.

Este trabalho descreve uma ferramenta de implementação automática, o Gerador de Partes Operativas. A ferramenta encontra-se inserida em uma metodologia de projeto, que por sua vez é voltada para uma certa classe de circuitos. Primeiramente, é estuda a metodologia, assim como são tecidas considerações em relação ao projeto automático de sistemas. A busca de modelos de sistemas digitais eficientes, sua formalização e uma proposta de método de implementação são também abordados. Através de estudos em relação a diferentes implementações de algoritmos em silício surge a realização de diferentes circuitos, que serão a base da ferramenta. Finalmente, é apresentada a ferramenta, que tem como características básicas a independência de tecnologia, a parametrização elétrica e topològica e a avaliação elétrica embutida. Os procedimentos que lograram atingir estas características são detalhados, apresentando-se exemplos de utilização da ferramenta. / This work describes an automatic implementati n tool, the Gerador de Partes Operativas (data path generator). The tool belongs to a design methodology, which is tuned to a certain class of circuit. The methodology used is studies, and some considerations over the implementation problem are apresented. The search for efficient digital systems models is also studied, and a proposition for thelr automatic imp lementation is formalized. Different implementations of algorithms in silicon lead to different circuits, whose study Is the base for this tool. Finally, the tool it self is showed, having independence, electrical and compositional parameters and an embbebed electrical evaluator. The steps used to reach these features are shown, as well as examples of the use of the tool.