Made available in DSpace on 2013-08-07T18:42:23Z (GMT). No. of bitstreams: 1 000439051-Texto+Completo-0.pdf: 3612588 bytes, checksum: b521a29595b0b62cb20c6ca3b96c8502 (MD5) Previous issue date: 2012 / As CMOS technology nodes scale dosn, nes problems a rise concerning the design of synchronous circuits and systems. This is due to tight constraints resulting from the use of a single signal to control a shole complex integrated circui t. Moreover, modern chips integrate shole systems that require a large amount of intellectual property cores, each sith specific requirements and design constraints. In this context, asynchronous design techniques present appealing solutions to help designers achieving efficient systems, as each core can be independently implemented and then employ asynchronous communication at the system level. Different sorks available in literature demonstrate that asynchronous circuits are sell suited for los poser, high speed and robust applications. Hose ver, these circuits are very difficult to be implemented, due to the lack of design automation tools and basic components. In this say, experiments sith asynchronous circuits are practica lly limited to full custom approaches. In order to help overcoming such limitations, the Author has been involved sith asynchronous circuits design for five years. This sork presents details o f part of this research sork, including the implementation of five non-synchronous netsork-on-c hip routers, a standard cell library sith over five hundred components for asynchronous circuits and a design flos proposed for such components. / Com o avanço de tecnologias CMOS, novos desafios surgem para o projeto de circuitos e sistemas síncronos. Isso se deve ao fato de que o uso de um único sinal para controlar um circuito integrado complexo resulta em restrições de projeto difíceis de serem atendidas. Além disso, chips atuais integram sistemas inteiros, que necessitam de uma grande quantidade de núcleos de propriedades intelectual, cada um com necessidades e restrições específicas. Neste cenário, técnicas assíncronas de projeto representam soluções interessantes para ajudar projetistas a obter sistemas eficientes, uma vez que cada núcleo de propriedade intelectual pode ser projetado de forma independente e então comunicar-se assincronamente, a nível de sistema. Diversos trabalhos disponíveis na literatura demonstram que circuitos assíncronos são adequados para implementações que necessitem baixo consumo de potência, alto desempenho ou alta robustez. Entretanto, atualmente, é muito difícil de projetar tais circuitos, dada a falta de ferramentas de automação e de bibliotecas de componentes básicos. Dessa forma, o uso de circuitos assíncronos é praticamente limitado a abordagens full-custom. A fim de contribuir para a superação dessa barreira, o Autor está envolvido na pesquisa de circuitos assíncronos há cinco anos. Este trabalho apresenta detalhes de parte dessa pesquisa, incluindo a implementação de cinco roteadores de redes intra-chip não síncronos, uma biblioteca de células com mais de quinhentos componentes assíncronos e um fluxo de projeto proposto para o projeto de tais componentes.

Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000421786-Texto+Completo-0.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009 / The current state of electronic circuit design and fabrication processes enables the integration of more than a billion devices in a single integrated circuit. A state of the art integrated circuit is a complex component formed by several complex modules known as intellectual property cores. Modern integrated circuits contain dozens or hundreds of such cores interconnected. The interconnection of cores is growingly performed through complex communication structures. One way to organize such interconnect architectures is to build them in the form of an intrachip network. The use of totally or partially regular communication structures improves scalability and the degree of communication parallelism in complex integrated circuits. One of the most important characteristic of intrachip networks is its topology. This work approaches the verification and prototyping of the Hermes-TB intrachip network. This network employs a regular, bidirectional 2D torus topology as a means to reach low latency and high throughput communication at a reasonable hardware cost. The Hermes-TB design verification was achieved through the use of timing simulation of the original design, since the original proposal of the network employed only functional simulation as design validation method. Prototyping of Hermes-TB, on the other hand, was conducted on an FPGA-based platform, and served to validate the network design in hardware for the first time. At the end of this work, it was then possible to confirm the viability to use the Hermes-TB intrachip network in real circuits. / O avanço tecnológico atual do processo de construção de circuitos eletrônicos possibilita a integração de mais de um bilhão de componentes em um único circuito integrado. Um circuito integrado no estado da arte é um componente complexo constituído por numerosos módulos complexos conhecidos como núcleos de propriedade intelectual. Circuitos integrados modernos contêm dezenas ou centenas de núcleos interconectados. Cada vez mais a interconexão de núcleos se faz através de estruturas de comunicação complexas. Uma forma de organizar estas arquiteturas é construí-las sob a forma de uma rede intrachip. O uso de estruturas de comunicação total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunicação em sistemas integrados complexos. Uma das características mais importantes de uma rede intrachip é a sua topologia. Este trabalho aborda a verificação e a prototipação da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcançar baixa latência e alta vazão a um custo de hardware reduzido. A verificação do projeto da Hermes-TB foi obtida aqui através da execução da simulação com atrasos do projeto original, pois a proposta inicial da rede realizou a validação do projeto apenas através de simulação funcional. Por outro lado a prototipação, aqui realizada sobre plataformas baseadas em FPGAs (do inglês, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho pôde-se então confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Made available in DSpace on 2014-06-11T19:30:51Z (GMT). No. of bitstreams: 0 Previous issue date: 2004-11-26Bitstream added on 2014-06-13T20:21:19Z : No. of bitstreams: 1 cox_ph_dr_ilha.pdf: 744592 bytes, checksum: e56cc65fde2d2d185296645fd1550bdf (MD5) / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES) / É feita a análise dimensional da média coerente de eletrocardiogramas de alta resolução com o objetivo de definir parâmetros para a descrição detalhada dos deslocamentos e velocidades angulares durante a polarização cardíaca. No contexto de localização de componentes espectrais em alta freqüência, no plano tempo-freqüência, escalogramas de 64 linhas para as escalas e 300 colunas para o intervalo de amostragem da ativação ventricular ilustram com detalhes as perturbações na frente de onda da polarização cardíaca. No âmbito da Instrumentação Eletrônica, é especificado um eletrocardiógrafo para análise espectral, sem filtragem no sinal amplificado. No circuito digital deste aparelho é especificado um controlador de Acesso Direto à Memória, um controlador de comutador analógico e um controlador de conversor A/D, todos em FPGA. Aperfeiçoando Sistemas Digitais existentes para a análise wavelet de sinais em bases ortogonais, após estudo de arquiteturas existentes para a Transformada Wavelet Discreta, é proposta uma nova arquitetura. A nova arquitetura tem processamento assíncrono e calcula ambas as transformadas, direta e inversa, com pequenas modificações. Esta arquitetura apresenta características indispensáveis para análise e síntese em tempo real, fornecendo alta eficiência e boa precisão empregando-se elementos processadores em ponto fixo. Após estudo em Cálculo Numérico e Sistemas Digitais, é escrito o algoritmo que calcula e ao mesmo tempo sintetiza os coeficientes wavelet. É proposto o primeiro processador digital especialmente desenhado para análise e síntese wavelet em tempo real em um circuito integrado, o Analisador Wavelet. / Dimensional analysis is performed on SAECGs electrocardiograms, defining parameters to describe angular paths and angular velocities on details, during cardiac polarization. To localize high frequency spectral components on the time-frequency plane, scalograms with 64 lines for scales and 300 columns for the sampling period on ventricular activation show on details the perturbations on cardiac polarization waveforms. In the ambit of Electronic Instrumentation, a spectral analysis electrocardiograph is specified, without filtering on the amplified signal. On the digital circuit, one FPGA DMA controller and one analog switch and A/D converter controller are specified. Improving digital systems for wavelet analysis on orthogonal bases, after acknowledge on present architectures for the Discrete Wavelet Transform, a new architecture is proposed. The new architecture has asynchronous processing and calculates both direct and inverse DWT with slight modifications. This architecture presents indispensable characteristics for real time analysis and synthesis, allowing to achieve high efficiency and good precision with fixed point processing elements. After detailed study in numerical calculus and digital systems, it is proposed an algorithm to calculate and synthesize wavelet coefficients at the same time. The first digital processor specially designed to perform wavelet analysis and synthesis in real time, in one integrated circuit, the Wavelet Analyzer, is proposed.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T23:52:41Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T18:44:00Z : No. of bitstreams: 1 176593.pdf: 3385811 bytes, checksum: aec7cf7e8ff04b76862fa140b157af41 (MD5) / Este trabalho se concentrou na andlise, simulagdo e experimentagdo de um inversor em ponte completa para realizar o teste de burn-in de reatores eletr6nicos utilizando-se o concerto de reciclagem de potência. A estrutura proposta substitui o banco de resistores, que tradicionalmente é utilizado pelos fabricantes neste tipo de teste, drenando a corrente de carga exigida, mas apresentando a vantagem de que a maior parte da energia devolvida para a rede. A corrente devolvida para a rede apresenta baixa taxa de distorção harmonica e alto fator de potência. Dessa forma, o teste pode ser realizado com um consumo bem menor de energia elétrica. Finalmente concluiu-se que a reciclagem de potência aplicada ao teste de burn-in de reatores eletrônicos mostrou-se bastante atraente tanto sob o aspecto econômico como também ecológico, seguindo a tendência atual da busca de otimização no uso dos recursos energéticos disponiveis.

Dissertação (mestrado) - Universidade Federal de Santa Catarina. Centro de Ciencias Fisicas e Matematicas. Inclui apendice / Made available in DSpace on 2012-10-16T05:51:35Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T18:01:47Z : No. of bitstreams: 1 91827.pdf: 1511353 bytes, checksum: cd4f7ef17d9d33b1f1d06aade5b3f2ec (MD5) / Desenvolvemos um sistema automatizado para a aquisição de dados e sua posterior análise voltado para o estudo de sistemas físicos que apresentem regime de operação caótico. Com este sistema realizamos um estudo sobre o comportamento de um circuito oscilador, não linear, constituído por um resistor, um indutor e um diodo, excitado externamente. Investigamos as condições necessárias para que este sistema evolua para o regime caótico, mostrando em cada uma das fases o espectro de potência e a reconstrução do atrator, a partir do sinal digitalizado.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2012-10-16T23:45:30Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T20:41:42Z : No. of bitstreams: 1 103921.pdf: 69001095 bytes, checksum: db10e2c332d90da6ca33fd14a4e8a948 (MD5) / O comportamento térmico e hidrodinâmico de bombas capilares de ranhuras circunferenciais é analisado com a finalidade de torná-las viáveis ao uso em circuitos de transferência de calor de dupla-fase. Comportamento de partida, limite capilar e capacidade de reativação da condição eventual de colapso são itens analisados. Resultados experimentais demonstram fluxos de calor da ordem de 12 kW/m2, usando Freon 11 como fluído de trabalho.

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T00:47:26Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T21:37:16Z : No. of bitstreams: 1 137797.pdf: 46629526 bytes, checksum: f7291f70b1eb9736eaf5eb52c5e8468d (MD5)

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T11:28:40Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T17:21:40Z : No. of bitstreams: 1 152853.pdf: 8593636 bytes, checksum: 709458ef231c558a4842c372b3854d20 (MD5) / O presente trabalho aborda o desenvolvimento e a implementação de um método de análise de dispositivos eletromagnéticos trifásicos alimentados por circuitos elétricos externos. O dispositivo eletromagnético é modelado pelo Método de Elementos Finitos em duas dimensões e o equacionamento do circuito é feito em variáveis de espaço de estados. Um acoplamento forte entre os dois sistemas de equações é conseguido utilizando-se as grandezas comuns a ambos, isto é: as correntes e as tensões nos enrolamentos do dispositivo eletromagnético. A montagem dos sistemas de equações é totalmente automática e sua resolução simultânea. Este método está implementado no programa denominado EFCIR, um Programa de Simulação Numérica de Conversores Estáticos Associados a Estruturas Eletromagnéticas Modeladas pelo Método de Elementos Finitos. A fim de validar o método proposto, foram realizadas simulações e comparações são feitas com o programa PSPICE.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2010 / Made available in DSpace on 2012-10-25T01:13:48Z (GMT). No. of bitstreams: 1 281642.pdf: 1233112 bytes, checksum: bd9d08d7868f6136def5e1e21370f98b (MD5) / O presente trabalho descreve o projeto de um pré-amplificador para auxílio à audição em tecnologia CMOS 0.35 ?m. Para tal fim, foi projetado um circuito para processar o sinal em modo corrente, adequado para baixa tensão de alimentação. O pré-amplificador é formado por dois blocos. O primeiro é projetado com um MOS polarizado como resistência, que converte a tensão fornecida pelo microfone em corrente. O segundo bloco processa este sinal de corrente para obter um ganho de 40 dB. O ruído referido à entrada é de 33 ?Vrms e o consumo menor que 12 ?A. A área ocupada pelo pré-amplificador é 0.06 mm2.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2010 / Made available in DSpace on 2012-10-25T05:35:16Z (GMT). No. of bitstreams: 1 279928.pdf: 7221755 bytes, checksum: 6c46ea8100b4423c830135b01e0ee1f9 (MD5) / O presente trabalho propõe um amplificador classe D operando com baixa tensão e com consumo reduzido para aplicações em aparelhos de auxílio à audição. Projetado em modo corrente, explora as técnicas de compressão (log companding) e multiplicação (translinear loop). O sistema foi projeta-do de forma modular, estudando o desempenho de cada bloco, com ênfase no consumo de potência. Foram extraídos os parâmetros tecnológicos mais significativos do modelo do transistor MOS para diferentes tamanhos de transistores, realizando um projeto baseado em associações série-paralelo. Analisamos a influência dos filtros da saída no consumo, considerando a característica indutiva que apresentam os alto-falantes. O funcionamento do sistema foi verificado através de simulações do circuito projetado em tecno-logia AMS 0.35 ?m. Verificassem eficiência superior a 75% para potência na saída maior que um quarto da potência máxima, obtendo uma eficiência máxima de 90,6%, um consumo estático de 68 ?W, distorção harmônica inferior a 1%, sendo a área ativa de silício de 0,073mm2. / This work proposes a class-D amplifier for low voltage operation and reduced consumption, for application in hearing aid devices. Designed in current mode, the amplifier employs log companding for compression and multiplication techniques. The performance of each block of the amplifier was analyzed, and special emphasis was given to power consumption. The most significant technological parameters of the MOSFET model were extracted for different transistor sizes. The design of the amplifier is based on the series-parallel associations of transistors. We analyze the influence of the output filters on the power consumption, considering the speaker's inductive characteristic. The correct operation of the system was verified through simulations of the circuits designed in the AMS 0.35 ?m technology. Efficiencies over 75%, up to a maximum of 90.6 % were achieved for output power greater than one quarter of the maximum power. The static power consumption is 68 ?W, with total harmonic distortion less than 1%. The amplifier active area is around 0.073 mm2.