Orientador: José Antonio Siqueira Dias / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-22T02:05:02Z (GMT). No. of bitstreams: 1 Guimaraes_HomeroLuz_D.pdf: 8320554 bytes, checksum: cbec86ea8c9ee3ad275baa5f37860192 (MD5) Previous issue date: 2013 / Resumo: Os experimentos em Física de alta energia tem se beneficiado enormemente do progresso alcançado na área de Microeletrônica, pois isto tem proporcionado a criação de detectores mais acurados e circuitos de processamento de sinais analógico/digitais cada vez mais rápidos e precisos. A redução no comprimento mínimo de canal dos processos CMOS além de proporcionar maior velocidade e precisão também reduz a área usada por cada canal, o que permite a implementação de mais canais numa mesma pastilha. Com um numero maior de canais por pastilha, com um mesmo numero de chips podemos programar um numero maior de canais do que anteriormente possível e com isso os físicos podem realizar uma reconstrução da trajetória de maneira mais precisa. Este Trabalho descreve uma proposta para o Trigger de nível zero baseando-se nas especificações disponíveis do Experimento Dzero no Fermi National Accelerator Laboraty (FERMILAB). Este trabalho descreve o projeto e implementação de um front-end analógico que detecta a carga provida pelo VLPC (detector luminoso usado no Dzero) seguida por um comparador de alta velocidade que fornece um nível lógico para um processador digital. O processador digital por sua vez usa uma arquitetura de processadores paralelos que, comunicando-se entre si são capazes de estimar a trajetória de partículas baseando-se em dados inicias programados a partir de simulações do detector feitas em computadores pelos Físicos. Tanto o bloco analógico quanto o processador digital foram implementados usando-se o processo CMOS90 da IBM / Abstract: The experiments in high-energy physics has benefited greatly from the progress made in the area of Microelectronics, since it has provided the creation of more accurate detectors and analog / digital signal processing circuits that are increasingly fast and accurate. The reduction in the minimum length of the channel in modern CMOS processes while providing greater speed and precision also reduces the area used by each channel, which enables the implementation of more channels on the same chip. With a larger number of channels per chip, we can with the same number of chips implement a larger number of channels than previously possible and with that physicists can perform a reconstruction of the trajectory more accurately. This work describes a proposal for a Trigger level zero based on the available specifications of the DZero experiment at the Fermi National Accelerator Laboraty (FERMILAB). In the following pages the design and implementation of an analog front-end that detects the charge provided by the VLPC detector followed by a high-speed comparator that provides a logical level to a digital processor are described. The digital processor in turn uses an architecture of parallel processors that communicate with each other are able in order to estimate the trajectory of particles based on initial data loaded in RAM based on simulations of the detector geometry made by physicists. Both the analog block and the digital processor are implemented using the IBM CMOS90 process / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Helmo Kelis Morales Paredes / Banca: Sigmar Maurer Deckmann / Banca: Fernando Pinhabel Marafão / Resumo: O presente trabalho aborda o assunto da atribuição de responsabilidades em circuitos elétricos monofásicos com características de baixa tensão (baixo nível de curto circuito). Nesse cenário, o avanço das cargas eletrônicas e das fontes chaveadas propiciou um ambiente na qual tensão e corrente carregam alto conteúdo harmônico desfavorecendo, de certa forma, a Qualidade da Energia Elétrica (QEE). Nesse contexto, o objetivo do trabalho é estudar o comportamento de cargas lineares e não lineares e traçar conclusões a respeito de atribuição de responsabilidades. Para tanto, utilizouse a Teoria da Potência Conservativa (CPT) (do inglês, Conservation Power Theory) que é um modelo matemático para análise de circuitos elétricos sob condições senoidais e não seniodais. Além disso, a CPT permite expandir a análise do problema proposto através de uma Metodologia de Atribuição de Responsabilidades que leva em consideração um circuito equivalente com as informações da impedância de linha (equivalente Thévenin da rede visto pelo PAC) e dos parâmetros equivalentes da carga, mostrando um diferencial frente às metodologias estudadas. Para tanto, um circuito elétrico composto por diferentes cargas lineares e não lineares foi proposto e se pode estudar e discutir o compartilhamento de responsabilidades, buscando respostas acerca das quais parcelas de potência devem ser apontadas às cargas geradoras dos distúrbios harmônicos. A caracterização de cargas e estimação de impedância de linha apresentam resultados bastante satisfatórios. Assim, a metodologia de atribuição de responsabilidades sugere que a potência ativa fundamental deveria ser de responsabilidade das cargas, uma vez que ela representa de fato o fluxo de potência da fonte de alimentação para a carga. Além disso, o trabalho mostrou a fragilidade da PRODIST frente à norma IEEE em relação aos níveis de distorção harmônica de tensão no PAC... / Abstract: This work, aims to the study of the accountability problem focused on single-phase circuits with low voltage characteristics (low level of short circuit). In this scenario, the advancement of electronic loads and switchin devices have promoted and environment in which voltages and currents present high harmonic content, reducing the electrical power quality. In this context, the objective of this work is to study the behavior of linear and nonlinear loads and draw conclusions on accountability in electrical grids, i.e., responsibility in the harmonic content generation. For this purpose, it was applied the Conservative Power Theory (CPT) which is a mathematical tool for electrical circuits analysis on both sinusoidal and nonsinusoidal conditions. Furthermore, the CPT allows the application of a Accontability Methodology that takes into account information of the line impedance (equivalent Thévenin viewed by point of common coupling) and the equivalent parameters of the load. These two considerations represent a differential in relation to the studied methodologies. So, an electrical circuit containing linear and non-linear loads was proposed, and the Accountability Methodology was studied and discussed, seeking answers about the power portions that should be accontable to the harmonic loads. The load characterization and the impedance estimation presented satisfactory results. Then, the Accontability Methodology proposes that the fundamental active power should be accontable to the loads, since it represents the power portion that really flows the power source to the load. In addition, the work showed the fragility of PRODIST in relation to the IEEE standard concerning the harmonic voltage distortion established limits at the point of common coupling / Mestre

Duas ferramentas para modelamento de indutores planares, retangulares e integrados e as equações analíticas implementadas em um software, foram estudadas e analisadas, para determinar qual é a mais apropriada, ou seja, aquela que fornece os resultados mais próximos de medidas experimentais, com menor custo, maior velocidade, etc. Indutores planares integrados apresentam limitações severas em seu uso. As duas principais são: o baixo valor do fator de qualidade, que limita o ganho e a banda nos amplificadores e filtros que os utilizam; e a dificuldade no seu modelamento e na determinação dos parâmetros que os caracterizam. Apesar das dificuldades no uso destes dispositivos, eles são aplicados em diversos sistemas, tais como transceptores que operam em rádio freqüências. Nestes sistemas, indutores são necessários e sua integração é essencial para se obter soluções completamente integradas. As ferramentas estudadas para o modelamento de indutores neste trabalho foram: ASITIC e SONNET. As equações analíticas foram implementadas no MATLAB. A comparação entre as ferramentas e as equações foi feita por meio de cinco indutores construídos e medidos. Os indutores foram fabricados em tecnologia CMOS de 0,35 µm com quatro camadas de metal. Para realizar a correta comparação entre os resultados simulados e as medidas elétricas, reduzindo ao máximo a interferência de elementos parasitas (inclusos pelos pads), os indutores foram inseridos em estruturas de teste. Estruturas de caracterização apropriadas foram também projetadas para permitir a eliminação do efeito das estruturas de teste sobre as medidas. / Two modeling tools for integrated planar square inductors and one software implementing analytical relations, were studied and analyzed, to determine which is the most appropriate, that is, the tools that will supply the closest results to experimental measurements with, lower costs, higher speed, etc. Integrated planar inductors present severe limitations in their use. The two main limitations are: the low value of the quality factor, that affects the gain and the band of amplifiers and filters where they are used; and the difficulty in modeling and determining of their parameters. Inspire of the difficulties in the use of these devices, they are applied in many systems, such as transceivers that operate in radio frequency. In these systems, inductors are necessary and their integration is essential to obtain completely integrated solutions. In this work the studied tools for inductor modeling were: ASITIC and SONNET. The analytical relations were implementing in MATLAB. The comparisons between the tools were made through five implemented and measured inductors. The inductors were fabricated in a CMOS 0.35 µm technology with four metal layers. In order to carry out the correct comparison between the modeled results and the electric measurements, minimizing the interference of pad parasitic elements, the inductors were inserted within appropriate test structures. Characterization structures were also implemented to allow the elimination of the test structure effects on the measurements.

A tendência mundial em torno de sistemas SoC – System on Chip – baseados em processo CMOS – Complementary Metal Oxide Semiconductor – digital, apresenta cada vez mais desafios aos projetistas de circuitos integrados. Em especial se observa que enquanto os projetistas de circuitos digitais podem contar com bibliotecas cada vez mais completas de células digitais semi-prontas e ferramentas cada vez mais poderosas para o aprimoramento do projeto, os projetistas analógicos não contam com tais facilidades, sendo necessário realizar o projeto de novas células analógicas para cada especificação recebida. Este trabalho apresenta uma contribuição para a automatização do projeto de blocos analógicos e, para isso, foi escolhido um bloco essencial em muitos projetos analógicos: o amplificador operacional – ampOp. A idéia inicial por trás dessa escolha foi um conjunto de especificações fornecido pela empresa Freescale Semiconductors, para o projeto um préamplificador de áudio realizado no âmbito do Programa Nacional de Microeletrônica – PNM. A topologia escolhida para o amplificador operacional, retirada de [1], foi analisada e utilizada para projeto do amplificador para áudio. Além disso, um software de auxílio ao projeto para este amplificador foi escrito em linguagem C, e seu objetivo é auxiliar no reprojeto do ampOp para atender à especificações diversas. Para isso o software recebe como entradas as próprias especificações e um primeiro projeto do ampOp, realizado com equações simplificadas de projeto. O software então, em conjunto com um simulador elétrico, reprojeta o amplificador, retirando alguns parâmetros relevantes dos arquivos de simulação e utilizando equações de projeto mais completas. Ao final do trabalho, um exemplo de ampOp foi fabricado e caracterizado, sendo os resultados obtidos analisados. / The world trend towards SoC – System on Chip – based on digital CMOS – Complementary Metal Oxide Semiconductor – process presents more and more challenges to the IC designer. One can observe that while digital designers may rely on digital core libraries that are more and more complete, and design tools that are increasingly powerful and capable of optimizing the digital design, analog designers do not have such privileges available, becoming necessary to design such analog cores each time a new set of specifications is received. This work presents a contribution to the automatization of the design of analog cores and, in order to do that, an essential core was chosen: the operational amplifier. The choice for the operational amplifier was made in order to attend to a set of specifications provided by Freescale Semiconductors. This set was applied in the design of an audio pre-amplifier performed in the scope of the National Microelectronics Program – PNM. A topology chosen for the amplifier, extracted from [1], was analysed and applied to design the audio pre-amplifier. Additionaliy, a software for this specific amplifier was written, and its goal is to aid the redesign of the amplifier to comply with a set of specifications. In order to do this, the software receives, as input parameters, the set of specifications and the results of a first amplifier design, done by the analog designer using simplified equations. Then, together with an electrical simulator, the software redesigns the amplifier, reading some relevant information from the output file of the simulation and using more complete relations. At the end of this work, an example of amplifier was manufactured and characterized, and the final results were analyzed.

Tornar a verificação funcional mais eficiente, em termos de gasto de recursos de computação e tempo, é necessário para a contínua evolução dos sistemas digitais. A verificação funcional com geração de casos de teste aleatória ajustada por cobertura é uma das alternativas identificadas nos últimos anos para acelerar a execução de testbenches. Várias abordagens têm sido testadas com sucesso na verificação funcional de núcleos de hardware, no domínio de aplicação dos processadores de propósito geral, porém, influenciada por características específicas do domínio, dos modelos de cobertura e do espaço possível de casos de teste. Por outro lado, pouca atenção tem sido dispensada à verificação ajustada por cobertura em outros domínios de aplicação como nos de sistemas de comunicação e de sistemas multimídia. Estes casos são tratados no presente estudo, com os fatores específicos que influenciam os resultados dos testbenches com geração ajustada. Entre os fatores relevantes para isto, foram identificados o tamanho do espaço de casos de teste e a distribuição da ocorrência dos eventos de cobertura, sendo necessária para o desenvolvimento do presente trabalho, a realização de várias alterações na construção de testbenches com ajuste. A geração de casos de teste ajustada por cobertura é realizada a partir da realimentação da informação do estado da cobertura, para se determinar os casos de teste necessários para tornar o progresso da cobertura mais rápido. Esta realimentação depende da criação, por aprendizado automático, de modelos que relacionem os casos de teste com as ocorrências dos eventos de cobertura. Com núcleos de hardware realistas e de grande porte, neste trabalho, foram aplicadas as técnicas de aprendizado de redes Bayesianas e data mining com árvores de classificação, já utilizados em outras pesquisas mais específicas. Estas técnicas se caracterizam por requerer processos de maximização local para seu funcionamento. Neste trabalho, foi avaliada também a adoção da técnica de Support Vector Machine (SVM), por se basear em um processo de maximização global. Os resultados demonstram que as técnicas de geração de casos de teste ajustadas por cobertura precisam ser adaptadas às características do domínio de aplicação, para conseguir acelerar a execução dos testbenches. / Making functional verification more efficient in terms of computational and time resources is mandatory in order to maintain the evolution of digital systems. Coverage driven verification is one of the recently used alternatives for speeding up the execution of testbenches. Many approaches have been successfully applied to the functional verification of cores in the application domain of general purpose processors, however, being influenced by the specific coverage and testcase dimensionality characteristics of this domain. Furthermore, little attention has been given to the use of coverage driven verification in other domains, such as communication systems and multimedia systems. These domains have been considered in the present study, together with the specific factors that have influenced the coverage driven testbench results. Among these factors, one has identified the size of the testcase space and the distribution of the coverage events; making it necessary to the development of this work, several changes regarding the construction of the coverage driven testbenches. Coverage driven testecase generation is performed by feedbacking the coverage status information and selecting those testcases that lead to the improvement of the coverage progression rate. This feedback depends on the construction of a model, by automatic learning, which relates testcases and the observations of coverage events. During this work, realistic large IP cores were verified with the following coverage driven techniques: Bayesian networks and classification tree data mining. These techniques, previously used in specific research works, adopt local optimization in their processing. In the present work, coverage driven verification with support vector machine learning, is tested due to the fact that this technique is based in a global optimization process. Results of this work have shown the need of adaptation of the coverage driven verification to the application domain characteristics, in order to obtain meaningful acceleration in testbench execution.

En la presente tesis se plantea la importancia de la telemetría en el control de señales biomédicas y se diseña el prototipo de un módulo de transmisión RF para señales electrocardiográficas (ECG). El diseño presentado abarca desde la digitalización de la señal y su transmisión en radiofrecuencia hasta su recepción y visualización en un software supervisor. En la realización de pruebas se emplean equipos para amplificar la señal ECG (que está en el orden de los milivoltios) a un rango de voltaje adecuado para su digitalización. Se hace énfasis en que no se abarca la etapa de adquisición de la señal sino que se asume que la señal está amplificada. / Tesis

El presente proyecto de tesis busca ampliar la aplicación de la electrónica digital fusionando el área de Electricidad con la de Comunicaciones y desarrollando un Sistema de control digital basado en la tecnología del microcontrolador ATmega128 de la compañía ATMEL y del circuito integrado ADE7758 de Analog Devices, que además posea la lógica adecuada para la medición trifásica de parámetros eléctricos y permita la comunicación a redes de datos. / Tesis

El presente trabajo de tesis consiste en el diseño de un circuito integrado CMOS que varía la impedancia del receptor de un enlace inductivo para una interface neuronal implantada con el fin de generar una variación de voltaje en el circuito emisor de esta. Este diseño se basó básicamente en la conmutación de valores de condensadores para generar la variación de voltaje en el emisor mediante la activación o desactivación de transistores los cuales funcionan como llave. A la entrada de estos transistores se implantaron unos buffer, los cuales mejoran la transición de voltaje y los tiempos de propagación de las señales. Se realizó el diseño del esquemático del circuito así como el diseño del layout mediante el software EDA (ElectronicDesignAutomation) CADENCE. El esquemático fue desarrollado considerando dispositivos de la tecnología denominada AMS0.35. Esta tecnología pertenece a la compañía AMS y permite la fabricación de transistores MOSFET con canales de 350 nm de longitud mínima. Para la elaboración del layout se utilizó la herramienta Layout XL de Cadence y se utilizó la herramienta ASSURA para validar cada uno de los bloques. En el diseño de los layout se corroboro el uso de las reglas de diseño con la herramienta DRC (Design Rule Check), la equivalencia entre el esquemático y el layout con la herramienta LVS (Layout Versus Schematic) y finalmente la extracción de elementos parásitos usando la herramienta Assura QRC. Se convalido el funcionamiento del circuito y el cumplimiento de los requerimientos mediante simulaciones. Los resultados más destacables son los de potencia en el cual obtuvimos un valor de 167.2uW, juntos con los resultados de modulación teniendo 4 bits o 16 números para realizar la conmutación y así poder tener 16 amplitudes diferentes en el emisor, los tiempos de propagación obtenidos de 618.5ps y 660ps.El área total del circuito modulador fue de 0.0942mm2. / Tesis

El presente trabajo de tesis consiste en el dise~no de un circuito ampli cador para ser utilizado en un sistema de adquisici on de se~nales neuronales. La topolog a del dise~no se baso en un ampli cador cascodo plegado completamente diferencial (fully-di erential folded-cascode, FDFC) adaptado a una topolog a de reciclaje (recycling [6]) en la cual se reutilizan corrientes que normalmente no se utilizan en la topolog a convencional. Los requerimientos m as importantes para este dise~no son su baja potencia y peque~na area debido al tipo de aplicaci on al que esta enfocado este trabajo. El bajo ruido referido a la entrada tambi en es un par ametro cr tico ya que el rango de voltaje de las se~nales neuronales pueden tener amplitudes tan peque~nas como 1 V . La tecnolog a en que se realiz o el dise~no es AMS0;35 m en el software CADENCE el cual utiliza el simulador SPECTRE empleando el modelo BSIM3V3. Asimismo, se valid o el buen funcionamiento del circuito mediante las simulaciones correspondientes de circuitos de bancos de pruebas (testbench). Los resultados destacables del ampli cador son su ruido referido a la entrada de 1;59 V , potencia de 105;98 W para una alimentaci on de 3;3V , una ganancia de lazo abierto de 113;7dB, ganancia de lazo cerrado de 45;5dB y un ancho de banda de 7;512kHz. El area total del circuito ampli cador es 0;122mm2. / Tesis

A tendência mundial em torno de sistemas SoC – System on Chip – baseados em processo CMOS – Complementary Metal Oxide Semiconductor – digital, apresenta cada vez mais desafios aos projetistas de circuitos integrados. Em especial se observa que enquanto os projetistas de circuitos digitais podem contar com bibliotecas cada vez mais completas de células digitais semi-prontas e ferramentas cada vez mais poderosas para o aprimoramento do projeto, os projetistas analógicos não contam com tais facilidades, sendo necessário realizar o projeto de novas células analógicas para cada especificação recebida. Este trabalho apresenta uma contribuição para a automatização do projeto de blocos analógicos e, para isso, foi escolhido um bloco essencial em muitos projetos analógicos: o amplificador operacional – ampOp. A idéia inicial por trás dessa escolha foi um conjunto de especificações fornecido pela empresa Freescale Semiconductors, para o projeto um préamplificador de áudio realizado no âmbito do Programa Nacional de Microeletrônica – PNM. A topologia escolhida para o amplificador operacional, retirada de [1], foi analisada e utilizada para projeto do amplificador para áudio. Além disso, um software de auxílio ao projeto para este amplificador foi escrito em linguagem C, e seu objetivo é auxiliar no reprojeto do ampOp para atender à especificações diversas. Para isso o software recebe como entradas as próprias especificações e um primeiro projeto do ampOp, realizado com equações simplificadas de projeto. O software então, em conjunto com um simulador elétrico, reprojeta o amplificador, retirando alguns parâmetros relevantes dos arquivos de simulação e utilizando equações de projeto mais completas. Ao final do trabalho, um exemplo de ampOp foi fabricado e caracterizado, sendo os resultados obtidos analisados. / The world trend towards SoC – System on Chip – based on digital CMOS – Complementary Metal Oxide Semiconductor – process presents more and more challenges to the IC designer. One can observe that while digital designers may rely on digital core libraries that are more and more complete, and design tools that are increasingly powerful and capable of optimizing the digital design, analog designers do not have such privileges available, becoming necessary to design such analog cores each time a new set of specifications is received. This work presents a contribution to the automatization of the design of analog cores and, in order to do that, an essential core was chosen: the operational amplifier. The choice for the operational amplifier was made in order to attend to a set of specifications provided by Freescale Semiconductors. This set was applied in the design of an audio pre-amplifier performed in the scope of the National Microelectronics Program – PNM. A topology chosen for the amplifier, extracted from [1], was analysed and applied to design the audio pre-amplifier. Additionaliy, a software for this specific amplifier was written, and its goal is to aid the redesign of the amplifier to comply with a set of specifications. In order to do this, the software receives, as input parameters, the set of specifications and the results of a first amplifier design, done by the analog designer using simplified equations. Then, together with an electrical simulator, the software redesigns the amplifier, reading some relevant information from the output file of the simulation and using more complete relations. At the end of this work, an example of amplifier was manufactured and characterized, and the final results were analyzed.