Este trabalho apresenta o módulo Collaborative Service, uma extensão do ambiente Cave, desenvolvido para suportar conceitos de trabalho cooperativo no projeto de circuitos integrados. Esta extensão por sua vez, é baseada na metodologia Pair- Programming e nas tecnologias Jini e Javaspaces. O módulo Collaborative Service foi desenvolvido para auxiliar a continuidade do processo de desenvolvimento de circuitos integrados complexos, inserindo uma dinâmica de grupo através da extensão de Pair-Programming para máquinas remotas. Esse modelo permite que dois ou mais projetistas interajam em um mesmo projeto ou blocos de projeto, independente de suas localizações geográficas e tipos de plataformas de hardware/software. Ele foi projetado para ser genérico e essa característica o torna capaz de suportar as ferramentas de CAD, atuais e futuras, do ambiente Cave (um framework de apoio ao projeto de circuitos integrados). Como estudo de caso, foram utilizadas duas ferramentas do Ambiente Cave. O primeiro caso mostra uma cooperação em nível de descrições gráficas, representada pela ferramenta Blade, um editor de esquemáticos hierárquico. O segundo caso foi representado pelo editor de descrições textuais (VHDL, Verilog e Linguagem C), chamado Homero. No estudo de caso com a ferramenta Blade foi demonstrado que a cooperação proposta por esse modelo pode atuar sob diferentes níveis de hierarquia de projeto, além de suportar a interação de inúmeros projetistas em um mesmo bloco. Na ferramenta Homero, demonstrou-se a cooperação em nível de descrições textuais, representados por (códigos) projetos VHDL acrescidos da participação de vários projetistas. Com esses exemplos, foi possível demonstrar as estratégias de percepção e comunicação com os projetistas, além de descrever a criação de blocos de projeto de uma forma cooperativa. Como contribuição desse trabalho, acrescenta-se ao Ambiente Cave mais um recurso para o projeto de circuitos integrados. Nesse sentido, grupos de projetistas podem projetar um sistema ou circuito integrado de forma cooperativa utilizando-se das funcionalidades desse modelo.

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

Tese (Doutorado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2016.

Tornar a verificação funcional mais eficiente, em termos de gasto de recursos de computação e tempo, é necessário para a contínua evolução dos sistemas digitais. A verificação funcional com geração de casos de teste aleatória ajustada por cobertura é uma das alternativas identificadas nos últimos anos para acelerar a execução de testbenches. Várias abordagens têm sido testadas com sucesso na verificação funcional de núcleos de hardware, no domínio de aplicação dos processadores de propósito geral, porém, influenciada por características específicas do domínio, dos modelos de cobertura e do espaço possível de casos de teste. Por outro lado, pouca atenção tem sido dispensada à verificação ajustada por cobertura em outros domínios de aplicação como nos de sistemas de comunicação e de sistemas multimídia. Estes casos são tratados no presente estudo, com os fatores específicos que influenciam os resultados dos testbenches com geração ajustada. Entre os fatores relevantes para isto, foram identificados o tamanho do espaço de casos de teste e a distribuição da ocorrência dos eventos de cobertura, sendo necessária para o desenvolvimento do presente trabalho, a realização de várias alterações na construção de testbenches com ajuste. A geração de casos de teste ajustada por cobertura é realizada a partir da realimentação da informação do estado da cobertura, para se determinar os casos de teste necessários para tornar o progresso da cobertura mais rápido. Esta realimentação depende da criação, por aprendizado automático, de modelos que relacionem os casos de teste com as ocorrências dos eventos de cobertura. Com núcleos de hardware realistas e de grande porte, neste trabalho, foram aplicadas as técnicas de aprendizado de redes Bayesianas e data mining com árvores de classificação, já utilizados em outras pesquisas mais específicas. Estas técnicas se caracterizam por requerer processos de maximização local para seu funcionamento. Neste trabalho, foi avaliada também a adoção da técnica de Support Vector Machine (SVM), por se basear em um processo de maximização global. Os resultados demonstram que as técnicas de geração de casos de teste ajustadas por cobertura precisam ser adaptadas às características do domínio de aplicação, para conseguir acelerar a execução dos testbenches. / Making functional verification more efficient in terms of computational and time resources is mandatory in order to maintain the evolution of digital systems. Coverage driven verification is one of the recently used alternatives for speeding up the execution of testbenches. Many approaches have been successfully applied to the functional verification of cores in the application domain of general purpose processors, however, being influenced by the specific coverage and testcase dimensionality characteristics of this domain. Furthermore, little attention has been given to the use of coverage driven verification in other domains, such as communication systems and multimedia systems. These domains have been considered in the present study, together with the specific factors that have influenced the coverage driven testbench results. Among these factors, one has identified the size of the testcase space and the distribution of the coverage events; making it necessary to the development of this work, several changes regarding the construction of the coverage driven testbenches. Coverage driven testecase generation is performed by feedbacking the coverage status information and selecting those testcases that lead to the improvement of the coverage progression rate. This feedback depends on the construction of a model, by automatic learning, which relates testcases and the observations of coverage events. During this work, realistic large IP cores were verified with the following coverage driven techniques: Bayesian networks and classification tree data mining. These techniques, previously used in specific research works, adopt local optimization in their processing. In the present work, coverage driven verification with support vector machine learning, is tested due to the fact that this technique is based in a global optimization process. Results of this work have shown the need of adaptation of the coverage driven verification to the application domain characteristics, in order to obtain meaningful acceleration in testbench execution.

En los últimos años se ha producido un gran avance en el desarrollo de herramientas de diseño asistido por computador (cad) en microelectrónica, motivado en gran medida por la creciente complejidad de los circuitos integrados digitales. Este proceso ha incidido principalmente en la automatización del diseño desde el nivel lógico al layout, mientras que las etapas iniciales (especificación del algoritmo y determinación de la arquitectura) siguen dependiendo del diseñador. En la presente tesis se aborda el estudio, análisis e implementación de herramientas de síntesis de alto nivel, capaces de proponer la arquitectura del sistema digital que mejor implementa el comportamiento descrito a nivel algorítmico al tiempo que satisface una serie de restricciones impuestas por el diseñador. Los sistemas desarrollados, psal1 y psal2, parten de una descripción algorítmica en vhdl o isps y generan una arquitectura que describen en vhdl, cvs, bk o ddl, utilizando los algoritmos de síntesis de alto nivel propuestos en la tesis doctoral, la conexión de estas herramientas con sistemas de síntesis a nivel de transferencia de registros, permite disponer de una metodología de diseño automático desde el nivel algorítmico al layout.

Made available in DSpace on 2013-08-07T18:43:13Z (GMT). No. of bitstreams: 1 000421786-Texto+Completo-0.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5) Previous issue date: 2009 / The current state of electronic circuit design and fabrication processes enables the integration of more than a billion devices in a single integrated circuit. A state of the art integrated circuit is a complex component formed by several complex modules known as intellectual property cores. Modern integrated circuits contain dozens or hundreds of such cores interconnected. The interconnection of cores is growingly performed through complex communication structures. One way to organize such interconnect architectures is to build them in the form of an intrachip network. The use of totally or partially regular communication structures improves scalability and the degree of communication parallelism in complex integrated circuits. One of the most important characteristic of intrachip networks is its topology. This work approaches the verification and prototyping of the Hermes-TB intrachip network. This network employs a regular, bidirectional 2D torus topology as a means to reach low latency and high throughput communication at a reasonable hardware cost. The Hermes-TB design verification was achieved through the use of timing simulation of the original design, since the original proposal of the network employed only functional simulation as design validation method. Prototyping of Hermes-TB, on the other hand, was conducted on an FPGA-based platform, and served to validate the network design in hardware for the first time. At the end of this work, it was then possible to confirm the viability to use the Hermes-TB intrachip network in real circuits. / O avanço tecnológico atual do processo de construção de circuitos eletrônicos possibilita a integração de mais de um bilhão de componentes em um único circuito integrado. Um circuito integrado no estado da arte é um componente complexo constituído por numerosos módulos complexos conhecidos como núcleos de propriedade intelectual. Circuitos integrados modernos contêm dezenas ou centenas de núcleos interconectados. Cada vez mais a interconexão de núcleos se faz através de estruturas de comunicação complexas. Uma forma de organizar estas arquiteturas é construí-las sob a forma de uma rede intrachip. O uso de estruturas de comunicação total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunicação em sistemas integrados complexos. Uma das características mais importantes de uma rede intrachip é a sua topologia. Este trabalho aborda a verificação e a prototipação da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcançar baixa latência e alta vazão a um custo de hardware reduzido. A verificação do projeto da Hermes-TB foi obtida aqui através da execução da simulação com atrasos do projeto original, pois a proposta inicial da rede realizou a validação do projeto apenas através de simulação funcional. Por outro lado a prototipação, aqui realizada sobre plataformas baseadas em FPGAs (do inglês, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho pôde-se então confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-17T00:47:26Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-08T21:37:16Z : No. of bitstreams: 1 137797.pdf: 46629526 bytes, checksum: f7291f70b1eb9736eaf5eb52c5e8468d (MD5)

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2010 / Made available in DSpace on 2012-10-25T01:13:48Z (GMT). No. of bitstreams: 1 281642.pdf: 1233112 bytes, checksum: bd9d08d7868f6136def5e1e21370f98b (MD5) / O presente trabalho descreve o projeto de um pré-amplificador para auxílio à audição em tecnologia CMOS 0.35 ?m. Para tal fim, foi projetado um circuito para processar o sinal em modo corrente, adequado para baixa tensão de alimentação. O pré-amplificador é formado por dois blocos. O primeiro é projetado com um MOS polarizado como resistência, que converte a tensão fornecida pelo microfone em corrente. O segundo bloco processa este sinal de corrente para obter um ganho de 40 dB. O ruído referido à entrada é de 33 ?Vrms e o consumo menor que 12 ?A. A área ocupada pelo pré-amplificador é 0.06 mm2.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2010 / Made available in DSpace on 2012-10-25T05:35:16Z (GMT). No. of bitstreams: 1 279928.pdf: 7221755 bytes, checksum: 6c46ea8100b4423c830135b01e0ee1f9 (MD5) / O presente trabalho propõe um amplificador classe D operando com baixa tensão e com consumo reduzido para aplicações em aparelhos de auxílio à audição. Projetado em modo corrente, explora as técnicas de compressão (log companding) e multiplicação (translinear loop). O sistema foi projeta-do de forma modular, estudando o desempenho de cada bloco, com ênfase no consumo de potência. Foram extraídos os parâmetros tecnológicos mais significativos do modelo do transistor MOS para diferentes tamanhos de transistores, realizando um projeto baseado em associações série-paralelo. Analisamos a influência dos filtros da saída no consumo, considerando a característica indutiva que apresentam os alto-falantes. O funcionamento do sistema foi verificado através de simulações do circuito projetado em tecno-logia AMS 0.35 ?m. Verificassem eficiência superior a 75% para potência na saída maior que um quarto da potência máxima, obtendo uma eficiência máxima de 90,6%, um consumo estático de 68 ?W, distorção harmônica inferior a 1%, sendo a área ativa de silício de 0,073mm2. / This work proposes a class-D amplifier for low voltage operation and reduced consumption, for application in hearing aid devices. Designed in current mode, the amplifier employs log companding for compression and multiplication techniques. The performance of each block of the amplifier was analyzed, and special emphasis was given to power consumption. The most significant technological parameters of the MOSFET model were extracted for different transistor sizes. The design of the amplifier is based on the series-parallel associations of transistors. We analyze the influence of the output filters on the power consumption, considering the speaker's inductive characteristic. The correct operation of the system was verified through simulations of the circuits designed in the AMS 0.35 ?m technology. Efficiencies over 75%, up to a maximum of 90.6 % were achieved for output power greater than one quarter of the maximum power. The static power consumption is 68 ?W, with total harmonic distortion less than 1%. The amplifier active area is around 0.073 mm2.

Tese (Doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-graduação em Engenharia Elétrica / Made available in DSpace on 2012-10-23T23:18:34Z (GMT). No. of bitstreams: 1 251255.pdf: 2674400 bytes, checksum: 6117efc022d122e5de42d39f63754994 (MD5) / Diversos modelos teóricos para o descasamento entre dispositivos na tecnologia MOS foram propostos desde a década de '80, sendo que geralmente estes pecam ou pela simplicidade, sendo válidos apenas sob condições de operação específicas, ou por resultarem em expressões muito complexas, o que torna necessário o uso de pesados recursos computacionais. Esta tese propõe uma abordagem inovadora para a modelagem do descasamento dos transistores de efeito de campo de porta isolada (MOSFETs), chegando a resultados melhores e mais abrangentes que outras propostas já publicadas. Para tanto, as variações microscópicas na corrente que flui pelo dispositivo, resultado das flutuações na concentração de dopantes na região ativa, são contabilizadas levando-se em conta a natureza não-linear do transistor. O resultado é um modelo compacto que prevê o descasamento com grande exatidão e de forma contínua, em todas as condições de operação do transistor, da inversão fraca à forte, e da região linear à saturação, necessitando apenas dois parâmetros de ajuste. Duas versões de circuitos de teste foram desenvolvidas e implementadas em diversas tecnologias, como forma de se obter suporte experimental para o modelo. A versão mais avançada possibilita a caracterização elétrica, de forma totalmente automática, de um grande número de dispositivos. O uso deste modelo substitui com vantagens a tradicional simulação Monte Carlo, que exige grandes recursos computacionais e consome muito tempo, além de oferecer uma excelente ferramenta de projeto manual, como é demonstrado através do desenvolvimento de um conversor digital-analógico, cujo resultado experimental corroborou a metodologia empregada.