Este trabalho tem como objetivo estudar e avaliar técnicas para a aceleração de algoritmos de análise de timing funcional (FTA - Functional Timing Analysis) baseados em geração automática de testes (ATPG – Automatic Test Generation). Para tanto, são abordados três algoritmos conhecidos : algoritmo-D, o PODEM e o FAN. Após a análise dos algoritmos e o estudo de algumas técnicas de aceleração, é proposto o algoritmo DETA (Delay Enumeration-Based Timing Analysis) que determina o atraso crítico de circuitos que contêm portas complexas. O DETA está definido como um algoritmo baseado em ATPG com sensibilização concorrente de caminhos. Na implementação do algoritmo, foi possível validar o modelo de computação de atrasos para circuitos que contêm portas complexas utilizando a abordagem de macro-expansão implícita. Além disso, alguns resultados parciais demonstram que, para alguns circuitos, o DETA apresenta uma pequena dependência do número de entradas quando comparado com a dependência no procedimento de simulação. Desta forma, é possível evitar uma pesquisa extensa antes de se encontrar o teste e assim, obter sucesso na aplicação de métodos para aceleração do algoritmo.

A propagação de eventos transientes na lógica combinacional é estudada através da simulação elétrica do circuito, utilizando-se o simulador Hspice. Uma das fontes de falhas transientes é o pulso transiente causado por partículas ionizantes que atingem o circuito. O estudo é centrado nas propriedades de mascaramento elétrico das portas lógicas. Estuda-se a propagação do pulso transiente através de cada estágio da lógica até que alcance um elemento da memória. A partir do estudo das propriedades de mascaramento elétrico, propõe-se um modelo simples para a degradação e ampliação de um pulso transiente enquanto este é propagado através de uma cadeia de portas lógicas. O modelo considera as propriedades elétricas das portas, utilizando como parâmetro principal da modelagem o tempo de propagação (atraso) da porta lógica. O modelo é computacionalmente eficiente e adequado para implementação em ferramentas de auxilio de projeto automatizadas, como ferramentas de timing analysis. A ferramenta timing analysis poderia então executar um algoritmo para percorrer todos os nós de um circuito, determinando os nós mais sensíveis, ajudando a estimar e reduzir a taxa de falhas transientes do circuito. Visando no futuro, testar o modelo e o comportamento de circuitos combinacional sobre efeito de partículas radioativas, foram estudadas algumas arquiteturas existentes capazes de medir a largura dos pulsos transientes nos circuitos combinacionais on-chip, para compararmos com o modelo analítico proposto e os comportamentos elétricos obtidos através de simulação Hspice. / Single Event Transients in Combinatorial Logic are studied using spice-level circuit simulation. The study is centered on the electrical masking properties of the gates. The propagation of the transient through each stage of logic until it reaches a memory element is characterized. Both duration and amplitude of the transient pulse are attenuated as it propagates through the logic gates. A simple, first order model for the degradation of a transient pulse as it is propagated through a chain of logic gates is proposed. The model considers the electrical properties of the logic gates through which the pulse propagates. The model is computationally efficient and intended to be implemented in a timing analysis tool. The timing analysis tool could then implement an algorithm to traverse all circuit nodes, determining the most sensitive nodes, helping to estimate and reduce the soft error failure rate of the whole circuit. Aiming at the future, test the model and the behavior of combinatorial circuits effect on radioactive particles, was studied some existing architectures capable of measuring the width of transient pulses in combinatorial circuits on-chip, to compare with the proposed analytical model and the electrical behaviors obtained by Hspice simulation.

Este trabalho apresenta o módulo Collaborative Service, uma extensão do ambiente Cave, desenvolvido para suportar conceitos de trabalho cooperativo no projeto de circuitos integrados. Esta extensão por sua vez, é baseada na metodologia Pair- Programming e nas tecnologias Jini e Javaspaces. O módulo Collaborative Service foi desenvolvido para auxiliar a continuidade do processo de desenvolvimento de circuitos integrados complexos, inserindo uma dinâmica de grupo através da extensão de Pair-Programming para máquinas remotas. Esse modelo permite que dois ou mais projetistas interajam em um mesmo projeto ou blocos de projeto, independente de suas localizações geográficas e tipos de plataformas de hardware/software. Ele foi projetado para ser genérico e essa característica o torna capaz de suportar as ferramentas de CAD, atuais e futuras, do ambiente Cave (um framework de apoio ao projeto de circuitos integrados). Como estudo de caso, foram utilizadas duas ferramentas do Ambiente Cave. O primeiro caso mostra uma cooperação em nível de descrições gráficas, representada pela ferramenta Blade, um editor de esquemáticos hierárquico. O segundo caso foi representado pelo editor de descrições textuais (VHDL, Verilog e Linguagem C), chamado Homero. No estudo de caso com a ferramenta Blade foi demonstrado que a cooperação proposta por esse modelo pode atuar sob diferentes níveis de hierarquia de projeto, além de suportar a interação de inúmeros projetistas em um mesmo bloco. Na ferramenta Homero, demonstrou-se a cooperação em nível de descrições textuais, representados por (códigos) projetos VHDL acrescidos da participação de vários projetistas. Com esses exemplos, foi possível demonstrar as estratégias de percepção e comunicação com os projetistas, além de descrever a criação de blocos de projeto de uma forma cooperativa. Como contribuição desse trabalho, acrescenta-se ao Ambiente Cave mais um recurso para o projeto de circuitos integrados. Nesse sentido, grupos de projetistas podem projetar um sistema ou circuito integrado de forma cooperativa utilizando-se das funcionalidades desse modelo.

Este trabalho apresenta novos algoritmos para o roteamento de circuitos integrados, e discute sua aplicação em sistemas de síntese de leiaute. As interconexões têm grande impacto no desempenho de circuitos em tecnologias recentes, e os algoritmos propostos visam conferir maior controle sobre sua qualidade, e maior convergência na tarefa de encontrar uma solução aceitável. De todos os problemas de roteamento, dois são de especial importância: roteamento de redes uma a uma com algoritmos de pesquisa de caminhos, e o chamado roteamento de área. Para o primeiro, procura-se desenvolver um algoritmo de pesquisa de caminhos bidirecional e heurístico mais eficiente, LCS*, cuja aplicação em roteamento explora situações específicas que ocorrem neste domínio. Demonstra-se que o modelo de custo influencia fortemente o esforço de pesquisa, além de controlar a qualidade das rotas encontradas, e por esta razão um modelo mais preciso é proposto. Para roteamento de área, se estuda o desenvolvimento de uma nova classe de algoritmos sugerida em [JOH 94], denominados LEGAL. A viabilidade e a eficiência de tais algoritmos são demonstradas com três diferentes implementações. Devem ser também estudados mecanismos alternativos para gerenciar espaços e tratar modelos de grade não uniforme, avaliando-se suas vantagens e sua aplicabilidade em outros diferentes contextos.

No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica. / Made available in DSpace on 2013-07-16T02:26:47Z (GMT). No. of bitstreams: 0 / Este trabalho apresenta um sistema de detecção de atividade cardíaca para marca-passos baseado em estruturas de filtragem contínua OTA-C. A natureza da aplicação implica na minimização do consumo de potência do circuito para prolongar a vida útil das baterias que o alimentam. O filtro proposto usa transcondutores compostos por transistores MOS operando no regime de inversão fraca, onde a razão transcondutância por corrente de polarização é maximizada. O transcondutor é um par diferencial com degeneração de fonte para aumento da faixa de linearidade. Um circuito de realimentação de modo comum assegura a estabilização da tensão DC da saída diferencial do transcondutor em um valor pré-determinado. O filtro emprega estruturas completamente diferenciais e é dividido em blocos de segunda ordem para implementar a função de transferência desejada. Os controles da freqüência central do filtro e do ganho global são obtidos através de ajuste da corrente de polarização. Um comparador foi projetado para decidir se a saída do filtro corresponde ao evento de entrada monitorado. A performance do circuito final é verificada por simulação usando parâmetros fornecidos pelo programa MOSIS para a tecnologia AMIS 1,5µm. Os resultados demonstram a operacionalidade do filtro, mesmo quando são incluídos parâmetros tecnológicos associados ao descasamento dos transistores.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2014. / Made available in DSpace on 2015-02-05T20:10:22Z (GMT). No. of bitstreams: 1 329572.pdf: 7892412 bytes, checksum: 1f2ea9bd448724ae34131b5e5f800e47 (MD5) Previous issue date: 2014 / O foco deste trabalho é a análise e o projeto de um receptor super-regenerativo voltado para aplicações biomédicas. Primeiramente, apresenta-se a fundamentação teórica da recepção super-regenerativa e, em seguida, mostra-se um circuito projetado segundo essa arquitetura, a qual incorpora um amplificador de baixo ruído, um oscilador e um detector de envoltória, além de um conversor balanceado-desbalanceado entre estes dois últimos. O projeto demonstra a vantagem dessa técnica para projetar receptores de baixa potência e elevada sensibilidade. Como o oscilador tende a ser o circuito com maior consumo elétrico em um receptor super-regenerativo, esta dissertação também apresenta uma técnica de projeto de osciladores para aplicações de baixa potência. O circuito é baseado no clássico oscilador Colpitts de porta comum com uma segunda fonte de realimentação positiva, a qual é fornecida por uma degeneração indutiva de porta. Esta técnica diminui a transcondutância requerida para originar as oscilações, o que faz com que seja possível reduzir a corrente de polarização e, consequentemente, o consumo de potência. Um protótipo foi produzido em uma tecnologia CMOS padrão de 0,18 µm para servir de prova de conceito. Simulações pós-leiaute demonstraram uma frequência de oscilação de 2,5 GHz com um ruído de fase de -112.9 dBc/Hz a uma frequência deslocada de 1 MHz da portadora, consumindo 124 µW a partir de uma tensão de alimentação de 0,575 V.<br> / Abstract : The goal of this work is the analysis and the design of a super-regenerative receiver aimed for biomedical applications. Firstly the theoretical foundation of the super-regenerative reception is presented and afterwards it is shown a circuit designed according such an architecture, which incorporates a lownoise amplifier, an oscillator, and an envelope detector, besides a balancedto- unbalanced converter between the last two. This project demonstrates the advantage of that technique to design low-power and high-sensitivity receivers. Since the oscillator tends to be the circuit with the highest power consumption in a super-regenerative receiver, this dissertation also presents an oscillator design technique for low-power applications. The circuit is based on the common-gate Colpitts oscillator with additional positive feedback provided by an inductive gate degeneration. This technique decreases the required transconductance to start-up oscillations, which makes possible to reduce the bias current and hence the power consumption. A prototype was designed in a standard 0.18 mm CMOS technology as a proof of concept. Post-layout simulations present an oscillating frequency of 2.5 GHz with a phase noise of -112.9 dBc/Hz at a 1 MHz offset frequency and consuming 124 mW from a 0.575-V supply voltage.

Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2014 / Made available in DSpace on 2015-02-05T21:21:10Z (GMT). No. of bitstreams: 1 329913.pdf: 22484058 bytes, checksum: f7331ac6b417ae4debd42b072651c5c1 (MD5) Previous issue date: 2014 / Abstract: This thesis describes the analysis and design of oscillators and charge pumps that can operate with very low supply voltages. The focus is on operation of the MOS transistor in the triode region owing to the limited voltage options available. Special attention has been given to the properties of the zero-VT transistor due to its high drive capability at low voltage. In order to investigate the minimum supply voltage for MOSFET oscillators, three topologies were studied. Two of them, namely the enhanced swing ring and the enhanced swing Colpitts oscillators, can operate with supply voltages below the thermal voltage, kT =q. Simplified theoretical expressions for the minimum supply voltage, oscillation frequency and minimum transistor gain of the oscillators were derived. Measurement results obtained using prototypes built with zero-VT transistors verified the operation of the oscillators for a supply voltage as low as 30 mV and 3.5 mV with high swing amplitude for arrangements built with integrated and off-theshelfinductors, respectively. The application of the ultra-low-voltage oscillators to energy harvesting circuits was addressed in this work. In order to convert the ac signal of the oscillator into a dc signal, the popular Dickson charge pump converter was employed. Expressions for the output voltage, input resistance and power converter efficiency of the Dickson charge pump operating at ultra-low voltages were derived. Experimental results obtained with prototypes built with the enhanced swing ring oscillator and the Dickson charge pump confirmed the feasibility of obtaining a dc output equal to 1 V at current consumptions of 100 nA and 1 µA from input voltages of 10 mV and 23 mV, respectively.<br> / O presente trabalho apresenta a análise, projeto e experimentação de osciladores e conversores dc-dc elevadores operando a muito baixas tensões de alimentação. Devido aos baixos valores de tensão de alimentação de interesse deste trabalho, especial atenção foi dada à operação do transistor MOS na região triodo e às propriedades do transistor zero-VT, graças a sua alta capacidade de corrente para baixas tensões. Com o objetivo de investigar a mínima tensão de alimentação de osciladores a MOSFET, três topologias foram estudadas. Duas delas, chamadas de oscilador em anel com elevada excursão desinal e oscilador Colpitts com elevada excursão de sinal, podem trabalhar com tensões de alimentação inferiores à tensão térmica, kT /q. Expressões simplificadas para a mínima tensão de alimentação, frequência de oscilação e mínimo ganho do transistor foram derivadas para cada topologia. Resultados experimentais obtidos com protótipos implementados com transistores zero-VT comprovam a operação dos osciladores com tensões tão baixas quanto 30 mV e 3,5 mV em circuitos construídos com indutores integrados e discretos, respectivamente. A aplicação dos osciladores a circuitos de captação de energia (energy harvesting circuits) a partir de fontes de alimentação de ultra-baixa-tensão foi estudada neste trabalho. Com o propósito de converter tensões ac geradas pelos osciladores em sinais dc, o clássico conversor Dickson foi utilizado. Expressões para a tensão de saída, resistência de entrada e eficiência de conversão de potência do conversor Dickson operando a ultra-baixas-tensões foram derivadas. Resultados experimentais obtidos com protótipos construídos com o oscilador em anel com elevada excursão de sinal e com o conversor Dickson, provaram a possibilidade de se obter uma tensão dc na saída de 1 V para correntes de carga de 100 nA e 1 µA a partir de tensões de entrada de 10 mV e 23 mV, respectivamente.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Elétrica / Made available in DSpace on 2013-06-25T18:56:44Z (GMT). No. of bitstreams: 1 311575.pdf: 5522559 bytes, checksum: 9e8349702aedb6c1092590cc5eaa1a81 (MD5) / Este trabalho apresenta um sensor de temperatura CMOS integrado voltado ao monitoramento de hot-spots em circuitos VLSI. Seu funcionamento é baseado no comportamento CTAT (complementar a temperatura absoluta) da tensão de limiar do transistor MOS. Devido a este fato, inicia-se a dissertação apresentando alguns métodos utilizados na extração deste parâmetro através de simulações. Em seguida, medições realizadas em alguns transistores de teste servem para validar os resultados obtidos nas simulações. O projeto do sensor é, então, apresentado detalhando-se seus blocos constituintes separadamente: gerador de corrente específica, comparador e gerador do pulso de saída. Em todos os blocos tomou-se o cuidado para que o consumo total do sensor fosse na ordem de poucas dezenas de microwatts de modo a possibilitar o instanciamento de diversos elementos para o mapeamento térmico de um microprocessador. O gerador de corrente específica foi utilizado para fornecer tanto uma corrente quanto uma tensão de referência. A simulação do sensor completo apresentou um consumo de 18mW no pior caso a 120°C. A área total do sensor foi de 0,006mm² em uma tecnologia de 0,18µm. Medições de três amostras do protótipo fabricado demonstraram que a corrente apresentou discrepância de aproximadamente 5% de chip para chip e, no pior caso, variação de 4% na faixa de 0°C a 100°C. Uma variação máxima de chip para chip de 13mV, a 20°C, foi medida na tensão de referência, apresentando todas as amostras uma faixa dinâmica de 170mV de 0°C a 100°C, com um erro médio máximo na linearidade com respeito à temperatura de 1,87°C na faixa de 20°C a 100°C. / This work presents a CMOS integrated temperature sensor aiming at monitoring hot-spots in microprocessors. Its principle is based on the CTAT dependance of the threshold voltage of the MOS transistor. Therefore, we start showing some threshold voltage extraction procedures with their results being validated through measurements in test transistors. The design of the main sesnsor blocks, namely, specific currente generator, comparator and pulse generator is presented. The total sensor power consumption was kept close to a few of tens of microwatts in order to allow the placement of various sensor elements in a microprocessor. The specific current generator provides both current and voltage references. The simulation indicated a power consumption of 18mW in the worst case at 120°C. The total area was 0.006mm2 in a 0.18um technology. Measurements on three samples showed a chip-to-chip variation around 5% for the reference current and, in the worst case, 4% variation from 0°C to 100°C. The reference voltage presented maximum 13mV at 20°C variation for chip-to-chip and, for 3 samples, a variation around 170mV from 0°C to 100°C and a maximum average linearity error equals to 1.87°C in 20°C to 100°C range.

Made available in DSpace on 2016-03-07T19:21:00Z (GMT). No. of bitstreams: 0 Previous issue date: 2015-11-05. Added 1 bitstream(s) on 2016-03-07T19:24:55Z : No. of bitstreams: 1 000858966.pdf: 2028080 bytes, checksum: dac7a5c9d241c31e2066c270e8e6f473 (MD5) / O presente trabalho aborda o assunto da atribuição de responsabilidades em circuitos elétricos monofásicos com características de baixa tensão (baixo nível de curto circuito). Nesse cenário, o avanço das cargas eletrônicas e das fontes chaveadas propiciou um ambiente na qual tensão e corrente carregam alto conteúdo harmônico desfavorecendo, de certa forma, a Qualidade da Energia Elétrica (QEE). Nesse contexto, o objetivo do trabalho é estudar o comportamento de cargas lineares e não lineares e traçar conclusões a respeito de atribuição de responsabilidades. Para tanto, utilizouse a Teoria da Potência Conservativa (CPT) (do inglês, Conservation Power Theory) que é um modelo matemático para análise de circuitos elétricos sob condições senoidais e não seniodais. Além disso, a CPT permite expandir a análise do problema proposto através de uma Metodologia de Atribuição de Responsabilidades que leva em consideração um circuito equivalente com as informações da impedância de linha (equivalente Thévenin da rede visto pelo PAC) e dos parâmetros equivalentes da carga, mostrando um diferencial frente às metodologias estudadas. Para tanto, um circuito elétrico composto por diferentes cargas lineares e não lineares foi proposto e se pode estudar e discutir o compartilhamento de responsabilidades, buscando respostas acerca das quais parcelas de potência devem ser apontadas às cargas geradoras dos distúrbios harmônicos. A caracterização de cargas e estimação de impedância de linha apresentam resultados bastante satisfatórios. Assim, a metodologia de atribuição de responsabilidades sugere que a potência ativa fundamental deveria ser de responsabilidade das cargas, uma vez que ela representa de fato o fluxo de potência da fonte de alimentação para a carga. Além disso, o trabalho mostrou a fragilidade da PRODIST frente à norma IEEE em relação aos níveis de distorção harmônica de tensão no PAC... / This work, aims to the study of the accountability problem focused on single-phase circuits with low voltage characteristics (low level of short circuit). In this scenario, the advancement of electronic loads and switchin devices have promoted and environment in which voltages and currents present high harmonic content, reducing the electrical power quality. In this context, the objective of this work is to study the behavior of linear and nonlinear loads and draw conclusions on accountability in electrical grids, i.e., responsibility in the harmonic content generation. For this purpose, it was applied the Conservative Power Theory (CPT) which is a mathematical tool for electrical circuits analysis on both sinusoidal and nonsinusoidal conditions. Furthermore, the CPT allows the application of a Accontability Methodology that takes into account information of the line impedance (equivalent Thévenin viewed by point of common coupling) and the equivalent parameters of the load. These two considerations represent a differential in relation to the studied methodologies. So, an electrical circuit containing linear and non-linear loads was proposed, and the Accountability Methodology was studied and discussed, seeking answers about the power portions that should be accontable to the harmonic loads. The load characterization and the impedance estimation presented satisfactory results. Then, the Accontability Methodology proposes that the fundamental active power should be accontable to the loads, since it represents the power portion that really flows the power source to the load. In addition, the work showed the fragility of PRODIST in relation to the IEEE standard concerning the harmonic voltage distortion established limits at the point of common coupling