Made available in DSpace on 2013-08-07T18:53:18Z (GMT). No. of bitstreams: 1 000434259-Texto+Completo-0.pdf: 861644 bytes, checksum: a1d7d01d86f05de127324b3bd5e5c832 (MD5) Previous issue date: 2011 / The increasing number of embedded computer systems being used in several segments of our society, from simple consumer products to safety critical applications, has intensified the study and development of new test methodologies and fault tolerance techniques capable of assuring the high reliability expected from those systems. Fault injection represents an extremely efficient way of the test and the fault-tolerant techniques often adopted in complex integrated circuits, such as Systems-on-Chip (SoCs). This work proposes a new fault injection platform that combines concepts related to hardware-based and simulation-based fault injection techniques. This new platform is able to inject different kinds of faults into the busses present in several functional components in a VHDL described SoC. The use of saboteurs controlled by a fault injection manager instantiated in the same FPGA as the target system provides high controllability coupled with low intrusiveness and a wide range of possible fault models. Moreover, it is worth noting that the proposed platform represents an easy solution with respect to the configuration and automation of fault injection campaigns. / O aumento do número de sistemas computacionais embarcados sendo utilizados em diversos segmentos de nossa sociedade, de simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste e técnicas de tolerância a falhas capazes de garantir o grau de confiabilidade esperado os mesmos. A injeção de falhas representa uma solução extremamente eficaz de avaliar metodologias de teste e técnicas de tolerância a falhas presentes em circuitos integrados complexos, tais como Systems-on-Chip (SoCs). Este trabalho propõe uma nova plataforma de injeção de falhas que combina conceitos relacionados a técnicas de injeção de falhas baseadas em hardware e em simulação. Esta nova plataforma proposta é capaz de injetar diferentes tipos de falhas nos barramentos presentes em diversos componentes funcionais de um SoC descrito em VHDL. O uso de sabotadores controlados por um gerenciador de injeção de falhas instanciado no mesmo FPGA que o sistema a ser avaliado é capaz de prover uma alta controlabilidade aliada a baixa intrusividade e uma grande gama de modelos de falhas. Além disso, é importante salientar que a plataforma proposta representa uma solução fácil no que diz respeito à configuração e automação de experimentos de injeção de falhas.

Made available in DSpace on 2013-08-07T18:53:21Z (GMT). No. of bitstreams: 1 000401158-Texto+Completo-0.pdf: 9853099 bytes, checksum: 1e66fe399c5e86bc932c94f590606b95 (MD5) Previous issue date: 2008 / Considering that the power-supply bus (VCC and Gnd) can degrade signal integrity of Systems-on-Chip (SoC) by means of voltage oscillations that conduct to functional failure, the goal of this work is validate a new technique, named CDCDC (Clock Duty Cycle Dynamic Control), which aims at improving digital synchronous integrated circuits (IC) robustness to this kind of disruption. The considered technique performs the dynamic control of the clock duty cycle according to the presence of perturbations (noise) on the power-bus. This dynamic control of the clock signal performs the stretching or shrinking of the duty cycle, which allows the synchronous circuit to present higher robustness to power-supply fluctuations, while maintaining the same clock pace. Conversely, conventional approaches, in this case, use to reduce clock rate to ensure proper signal integrity. Considering that the electromagnetic interference (EMI) is one of the main sources of voltage oscillations in the power-bus of integrated circuits (ICs), which in turn may compromise the reliability of electronic systems due to the reduction of signal-to-noise ratio, this work aims at validating the use of the CDCDC technique to increase the robustness of ICs operating under the EMI exposition. / Tendo em vista que o barramento de alimentação (VCC e Gnd) afeta diretamente a integridade de sinal de sistemas em chip (Systems-on-Chip, SoC) através de oscilações de tensão que podem induzir a erros funcionais, este trabalho tem por objetivo validar uma técnica inovadora, denominada CDCDC (Clock Duty Cycle Dynamic Control). Esta técnica visa aumentar a robustez de circuitos integrados (CI) digitais síncronos a tais oscilações de tensão. A técnica em questão realiza o controle dinâmico do ciclo de trabalho (duty-cycle) do sinal de relógio (clock) de acordo com a presença de perturbações (ruídos) nas linhas de alimentação. Este controle dinâmico do sinal de relógio realiza o prolongamento ou a redução do ciclo de trabalho, permitindo assim que o circuito síncrono apresente uma maior robustez às flutuações dos níveis de tensão nas linhas de alimentação, sem que haja redução da freqüência do sinal de relógio. Garante-se desta forma, a manutenção do desempenho do sistema mesmo quando este estiver operando em ambientes expostos ao ruído. Considerando que a interferência eletromagnética (EMI) é uma das principais causas de oscilações no barramento de alimentação de circuitos integrados (CI’s), o que por sua vez compromete drasticamente a confiabilidade dos sistemas através da redução da margem de sinal/ruído, este trabalho tem por objetivo validar a utilização da técnica CDCDC para o aumento da robustez de CI’s operando expostos à EMI.

Made available in DSpace on 2013-08-07T18:53:28Z (GMT). No. of bitstreams: 1 000444651-Texto+Completo-0.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010 / Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems. / O crescente número de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo até aplicações críticas, intensificou o desenvolvimento de novas metodologias de teste, de técnicas de tolerância a falhas, bem como de novos paradigmas de implementação, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, características como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interferência gerados pelas mais variadas fontes. Neste contexto, a interferência eletromagnética (Electromagnetic Interference - EMI) representa um dos mais críticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos à níveis aceitáveis, é necessário introduzir o uso de técnicas de projeto visando à compatibilidade eletromagnética (Electromagnetic Compatibility - EMC). Este trabalho propõe uma nova plataforma de injeção de falhas baseada em hardware, capaz de injetar ruído eletromagnético conduzido nas linhas de alimentação (Power Supply Disturbances – PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ruído eletromagnético conduzido, representando uma alternativa viável para a avaliação da confiabilidade e robustez de sistemas embarcados.

Dissertação (mestrado)—Universidade de Brasília, Faculdade Gama, Programa de Pós-Graduação em Engenharia Biomédica, 2014. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2014-08-20T15:41:30Z No. of bitstreams: 1 2014_GabrielaMeiraMouraRodrigues.pdf: 2041493 bytes, checksum: 180ce25c6e4d76ca85efcf259d58dcff (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2014-08-22T12:34:44Z (GMT) No. of bitstreams: 1 2014_GabrielaMeiraMouraRodrigues.pdf: 2041493 bytes, checksum: 180ce25c6e4d76ca85efcf259d58dcff (MD5) / Made available in DSpace on 2014-08-22T12:34:45Z (GMT). No. of bitstreams: 1 2014_GabrielaMeiraMouraRodrigues.pdf: 2041493 bytes, checksum: 180ce25c6e4d76ca85efcf259d58dcff (MD5) / A utilização de filtros analógicos da Transformada Wavelet (WT) em um sistema de tratamento de áudio para aparelho auditivo possui vantagens como melhor relação sinal-ruído (SNR), comparadas com outras técnicas de processamento de sinais utilizadas neste tipo de sistema. A relação sinal-ruído (SNR) é maior com esse tipo de tratamento, obtendo ainda melhor resultado ao selecionar a Gaussiana de ordem primeira como filtro da Wavelet. Além disso, devido ao fato de o sistema apresentado ser analógico não há necessidade de implementação de conversores Analógico-Digital (A/D) e Digital-Analógico (D/A). Foram realizados vários testes por diagramas de blocos, utilizando o programa computacional Simulink do MATLAB, com filtros passa-banda, passa-baixa e com todos os filtros da transformada Wavelet, confirmando o bom funcionamento da gaussiana de ordem primeira como filtro da Wavelet. Por fim, foram explanadas as diferenças entre os tipos e intensidades das deficiências auditivas, selecionando o grau moderado (entre 40 e 69 dB Na) para o tratamento com o presente sistema levando em consideração o limiar de dor dependente da frequência, ou seja, o limite máximo suportável pela orelha humana podendo ocorrer danos à estrutura. O som acrescido de ruído foi tratado pelas gaussianas 8,16,32 e 64 e em seguida foi submetido a um amplificador de controle de ganho automático (AGC). Através dos resultados obtidos em simulações elétricas, foi atingida uma melhor Relação Sinal Ruído (SNR), e assim, melhorando a qualidade sonora do sinal processado. ______________________________________________________________________________ ABSTRACT / The use of analog filters for Wavelet Transformer in a system for processing audio for hearing aid has advantages, for example, the better Signal Noise Ratio(SNR), comparing to others techniques of signal processing used in this type of system. The signal to noise ratio (SNR) is higher with this type of treatment, still getting better results when treated selecting Gaussian first order as a filter of Wavelet decomposition. Furthermore, the fact that the system is analog, there is no need to implement analog to digital and digital to analog converters. In this work several tests on system level where performed. Using the computation programmer Simulink of MatLab with band-pass filters, low-pass, and all filters of the Wavelet Transform, confirm the suitability of the Gaussian wavelet filter of the first order. The differences between the types and intensities of hearing loss were explained, choosing moderate (between 40 and 69 dB Na) for treatment with this system taking into account the threshold of pain frequency dependent, that is, supportively maximum limit damage to the human ear can occur structure. The sound with a Gaussian noise was addressed by 8, 16, 32 and 64 wavelet scales, and then, was applied to an automatic gain control (AGC) circuit. From the simulated results, we obtained better Signal Noise Ratio (SNR), and thus, improving the sound quality of the processed signal.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2010. / Submitted by Gabriela Ribeiro (gaby_ribeiro87@hotmail.com) on 2011-09-01T17:59:27Z No. of bitstreams: 1 2011_GilmarSilvaBeserra.pdf: 3908312 bytes, checksum: 828741344ff864f0ae161bc009bab11b (MD5) / Approved for entry into archive by Patrícia Nunes da Silva(patricia@bce.unb.br) on 2011-10-31T18:04:59Z (GMT) No. of bitstreams: 1 2011_GilmarSilvaBeserra.pdf: 3908312 bytes, checksum: 828741344ff864f0ae161bc009bab11b (MD5) / Made available in DSpace on 2011-10-31T18:04:59Z (GMT). No. of bitstreams: 1 2011_GilmarSilvaBeserra.pdf: 3908312 bytes, checksum: 828741344ff864f0ae161bc009bab11b (MD5) / Este trabalho apresenta a modelagem em nível de sistema de SoCs mistos que estão sendo desenvolvidos nesta instituição, voltados inicialmente para aplicações envolvendo redes de sensores sem fio (RSSF). A abordagem utilizada na modelagem combina o uso de SystemC-AMS para descrever blocos analógicos com o uso da biblioteca SCNSL (SystemC Network Simulation Library) para permitir a comunicação entre nós constituídos pelos SoCs e nós funcionais em um ambiente de RSSF. Os modelos desenvolvidos foram integrados em duas plataformas virtuais. A primeira consiste em um SoC que possui um processador RISC de 16 bits, controlador de interrupções, memória e interfaces digital, analógica e de RF. A segunda possui um processador RISC de 32 bits com um conjunto de instruções baseado no do MIPS e com controle de interrupções implementado, barramento, memória, timer, sensor de imagem APS, módulo AES, ADC, interface de RF e blocos reconfiguráveis. Foram realizadas simulações de aplicações que permitiram verificar o fluxo de dados entre os módulos e o correto funcionamento das plataformas virtuais. Sendo assim, foi efetuada uma melhoria no fluxo de projeto utilizado anteriormente pela nossa equipe, ao se permitir o desenvolvimento e teste de software embarcado em estágios iniciais do projeto, bem como foi gerada uma biblioteca de modelos (LDCI_Modeling_Library) que podem ser usados na implementação de outras plataformas virtuais. _________________________________________________________________________________ ABSTRACT / This work presents the system-level modeling of mixed-signal SoCs that are currently being developed at this institution, aiming initially at Wireless Sensor Networks (WSN) applications. The approach presented here combines the use of SystemC-AMS to describe analog blocks and SCNSL (SystemC Network Simulation Library) to allow the communication among nodes composed by SoCs and functional level nodes in a WSN environment. The developed models were integrated into two virtual platforms. The first one consists of a 16-bit RISC processor, interrupt controller, memory and digital, analog and RF interfaces. The second one has a 32-bit RISC processor with a MIPS-based instruction set and an implemented interrupt controller, bus, memory, timer, APS image sensor, AES module, ADC, RF interface and reconfigurable blocks. Both virtual platforms were simulated by running applications that allowed to verify the dataflow among the modules and check their correctness. Therefore, the design flow previously used by our team was improved by allowing the development and test of embedded software at early stages. A library with models (LDCI_Modeling_Library) was also generated and can be used to implement other virtual platforms.

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-09T20:31:51Z (GMT). No. of bitstreams: 1 Tozetto_EduardoHenrique_M.pdf: 2634313 bytes, checksum: 16d70c7f88dab18e657af6ec34a2defb (MD5) Previous issue date: 2007 / Resumo: O contexto econômico competitivo em que as empresas que desenvolvem ferramentas para projeto de CIs estão inseridas dificulta o estabelecimento de padrões e plataformas de desenvolvimento comuns. Em geral, a necessidade de inúmeras ferramentas resulta em um ambiente de projeto fragmentado. Este trabalho apresenta uma ferramenta desenvolvida através da implementação de interfaces gráficas paramétricas em TCL/TK, que integra funções gerais, permitindo a rápida codificação de procedimentos e seu acesso através de elementos gráficos. A ferramenta desenvolvida serve para facilitar e otimizar as tarefas envolvidas no aprimoramento das técnicas de projeto de Circuitos ntegrados através da elaboração de métodos e scripts visando à automação de etapas do fluxo de projeto / Abstract: The competitive environment in which the companies who develop software tools for the design of integrated circuits creates many barriers to the establishment of standards and common platforms. Usually the need for several software tools leads to a design environment which is fragmented and difficult to manage. This work presents the development of software tool, based on graphical parametric user interfaces in TCL/TK, which integrates many general functions and allows for a quick codification of procedures and its access through the graphics elements. The developed tool optimizes and facilitates the tasks employed in the improvement of the techniques used in integrated circuits design through the elaboration of methods and scripts dedicated to the automation of the design flow steps / Mestrado / Eletrônica, Microeletrônica e Optoeletrônica / Mestre em Engenharia Elétrica

A propagação de eventos transientes na lógica combinacional é estudada através da simulação elétrica do circuito, utilizando-se o simulador Hspice. Uma das fontes de falhas transientes é o pulso transiente causado por partículas ionizantes que atingem o circuito. O estudo é centrado nas propriedades de mascaramento elétrico das portas lógicas. Estuda-se a propagação do pulso transiente através de cada estágio da lógica até que alcance um elemento da memória. A partir do estudo das propriedades de mascaramento elétrico, propõe-se um modelo simples para a degradação e ampliação de um pulso transiente enquanto este é propagado através de uma cadeia de portas lógicas. O modelo considera as propriedades elétricas das portas, utilizando como parâmetro principal da modelagem o tempo de propagação (atraso) da porta lógica. O modelo é computacionalmente eficiente e adequado para implementação em ferramentas de auxilio de projeto automatizadas, como ferramentas de timing analysis. A ferramenta timing analysis poderia então executar um algoritmo para percorrer todos os nós de um circuito, determinando os nós mais sensíveis, ajudando a estimar e reduzir a taxa de falhas transientes do circuito. Visando no futuro, testar o modelo e o comportamento de circuitos combinacional sobre efeito de partículas radioativas, foram estudadas algumas arquiteturas existentes capazes de medir a largura dos pulsos transientes nos circuitos combinacionais on-chip, para compararmos com o modelo analítico proposto e os comportamentos elétricos obtidos através de simulação Hspice. / Single Event Transients in Combinatorial Logic are studied using spice-level circuit simulation. The study is centered on the electrical masking properties of the gates. The propagation of the transient through each stage of logic until it reaches a memory element is characterized. Both duration and amplitude of the transient pulse are attenuated as it propagates through the logic gates. A simple, first order model for the degradation of a transient pulse as it is propagated through a chain of logic gates is proposed. The model considers the electrical properties of the logic gates through which the pulse propagates. The model is computationally efficient and intended to be implemented in a timing analysis tool. The timing analysis tool could then implement an algorithm to traverse all circuit nodes, determining the most sensitive nodes, helping to estimate and reduce the soft error failure rate of the whole circuit. Aiming at the future, test the model and the behavior of combinatorial circuits effect on radioactive particles, was studied some existing architectures capable of measuring the width of transient pulses in combinatorial circuits on-chip, to compare with the proposed analytical model and the electrical behaviors obtained by Hspice simulation.

Este trabalho tem como objetivo estudar e avaliar técnicas para a aceleração de algoritmos de análise de timing funcional (FTA - Functional Timing Analysis) baseados em geração automática de testes (ATPG – Automatic Test Generation). Para tanto, são abordados três algoritmos conhecidos : algoritmo-D, o PODEM e o FAN. Após a análise dos algoritmos e o estudo de algumas técnicas de aceleração, é proposto o algoritmo DETA (Delay Enumeration-Based Timing Analysis) que determina o atraso crítico de circuitos que contêm portas complexas. O DETA está definido como um algoritmo baseado em ATPG com sensibilização concorrente de caminhos. Na implementação do algoritmo, foi possível validar o modelo de computação de atrasos para circuitos que contêm portas complexas utilizando a abordagem de macro-expansão implícita. Além disso, alguns resultados parciais demonstram que, para alguns circuitos, o DETA apresenta uma pequena dependência do número de entradas quando comparado com a dependência no procedimento de simulação. Desta forma, é possível evitar uma pesquisa extensa antes de se encontrar o teste e assim, obter sucesso na aplicação de métodos para aceleração do algoritmo.

No intuito de validar seus projetos de sistemas integrados, o Grupo de Microeletrônica da UFRGS tem investido na inserção de estruturas de teste nos núcleos de hardware que tem desenvolvido. Um exemplo de tal tipo de sistema é a “caneta tradutora”, especificada e parcialmente desenvolvida por Denis Franco. Esta caneta se utiliza de um microcontrolador 8051 descrito em VHDL, o qual ainda carece de estruturas dedicadas com funções orientadas à testabilidade. Este trabalho exemplifica a integração de teste em um circuito eletrônico préprojetado. Neste caso específico, foi utilizado o microcontrolador 8051 fonte compatível que será inserido no contexto da caneta tradutora. O método utilizado apoiou-se na norma IEEE1149.1, destinada a definir uma infra-estrutura baseada na técnica do boundary scan para o teste de placas de circuito impresso. São apresentadas características de testabilidade desenvolvidas para o microcontrolador, utilizando-se a técnica do boundary scan em sua periferia e a técnica do scan path em seu núcleo. A inserção destas características de teste facilita a depuração e testes em nível de sistema, imaginando-se o sistema como algo maior, fazendo parte do sistema da caneta tradutora como um todo. São elaborados exemplos de testes, demonstrando a funcionalidade do circuito de teste inserido neste núcleo e a possibilidade de detecção de falhas em pontos distintos do sistema. Finalmente, avalia-se o custo associado à integração desta infra-estrutura de teste, tanto em termos de acréscimo de área em silício, quanto em termos de degradação de desempenho do sistema.

Orientador: Jose Antonio Siqueira Dias / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica / Made available in DSpace on 2018-07-21T08:41:29Z (GMT). No. of bitstreams: 1 Mouallem_Janete_M.pdf: 8463458 bytes, checksum: 5a8f4f3567d462f798d96a487905e34e (MD5) Previous issue date: 1996 / Resumo: o objetivo deste trabalho é apresentar o circuito integrado para o "Tratamento da Interface de Linha" (TB47) e sua implementação em FPGAs Xilinx, através de uma metodologia de projeto TopDown. Como o TB47 foi desenvolvido para utilização em placa do sistema ClAD (Concentrador de Linhas de Assinantes Distribuido) em desenvolvimento no Centro de Pesquisa e Desenvolvimento da Telebrás, inicialmente será descrito este sistema e como o TB47 se encaixa no mesmo. Em seguida, será feita uma descrição do funcionamento do TB47 e apresentada a metodologia de projeto utilizada para seu desenvolvimento. Finalmente, será apresentada a sua implementação em dois componentes FPGAs (Field Programmable Gate Arrays) Xilinx 4008PQ208, para teste do sistema. Para isto utilizou-se o software Xilinx Automatic CAE Tools (XACT) / Abstract: Not informed. / Mestrado / Doutor em Engenharia Elétrica