Made available in DSpace on 2014-06-11T19:30:50Z (GMT). No. of bitstreams: 0 Previous issue date: 2008-12-15Bitstream added on 2014-06-13T19:40:17Z : No. of bitstreams: 1 soares_jo_dr_ilha.pdf: 2703269 bytes, checksum: f51d4821a6cb2c9c52cf4d25420d0c39 (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / O objetivo deste trabalho é a concepção de uma lógica de controle digital com modulação por histerese variável usando um dispositivo programável FPGA (Field Programmable Gate Array) e linguagem de descrição de hardware VHDL (Hardware Description Language), aplicada em um retificador trifásico híbrido para a obtenção do Fator de Potência (FP) de entrada quase unitário. O Retificador Trifásico Híbrido (RTH) é uma estrutura composta por um retificador a diodos de 6 pulsos e por três retificadores monofásicos SEPIC conectados em paralelo. O controle digital proposto é capaz de impor a forma de onda das correntes de entrada, obtendose Distorção Harmônica Total (DHT) reduzida e fator de potência (FP) quase unitário, sendo que nesta condição, os retificadores monofásicos SEPIC conduzirão no máximo 33% da potência ativa total. Além disso, o uso de FPGAs dará ao Retificador Híbrido Trifásico uma flexibilidade adicional na operação, podendo substituir vários sistemas de múltiplos pulsos convencionais e reduzir custos para o sistema de controle por eliminar a confecção de circuitos complexos de controle analógico, para os conversores chaveados. Neste trabalho, apresenta-se uma análise detalhada e metodologia de projeto para o Retificador Híbrido Trifásico (RTH) que possibilita relacionar o valor da DHT das correntes de entrada com os valores das potências média e aparente processadas pelas estruturas controlada e não-controlada, podendo-se prever o desempenho global do sistema. Serão apresentados detalhes sobre o funcionamento do código VHDL e da modulação por histerese variável empregada e, por fim, os resultados experimentais de um protótipo implementado para 3,0 kW. O código VHDL desenvolvido, associado à lógica de controle digital proposta, foi implementado através de um dispositivo FPGA da Xilinx – Spartan XC2S200E, módulo digilab-D2E... / The objective of this work is the development of a digital control logic with variable hysteresis modulation using a FPGA (Field Programmable Gate Array) device and VHDL (Hardware Description Language), applied at a hybrid three-phase rectifier in order to obtain an almost unitary input power factor (PF). The hybrid three-phase rectifier is a structure composed by parallel SEPIC controlled single-phase rectifiers connected to each leg of a standard 6-pulses uncontrolled diode rectifier. The proposed digital control is capable to impose input current waveforms, resulting in a reduced THD (Total Harmonic Distortion) and almost unitary input power factor, being that in this operation condition the parallel SEPIC single-phase rectifiers will process only 33.0 % of total active power. Moreover, the use of FPGA will provide to hybrid three-phase rectifier an additional flexbility in its operation, making possible the replacement of same conventional systems of multiple pulses and reducing costs for the control system, through the elimination of complex analogical circuitry used in the controlled converters. In this work is presented a detailed analysis and design methodology to hybrid threephase rectifier that establishes a relationship between the THD imposed to line input currents, with the average and apparent powers processed through controlled and uncontrolled structures, making possible to know previously the global system performance. It will be presented details about the operation of the VHDL code and variable hysteresis modulation proposed, and finally the experimental results from an implemented 3.0 kW prototype. The developed VHDL code, considering the proposed digital control logic, was implemented through a Xilinx’s FPGA device – Spartan XC2S200E, digilab-D2E module, whose generated control signals resulted in input currents with practically sinusoidal waveforms... (Complete abstract click electronic access below)

Cette thèse développe une nouvelle approche pour la conception d'un reservoir computer, l'un des défis de la science et de la technologie modernes. La thèse se compose de deux parties, toutes deux s'appuyant sur l'analogie entre les systèmes optoelectroniques à retard et les dynamiques spatio-temporelles non linéaires. Dans la première partie (Chapitres 1 et 2) cette analogie est utilisée dans une perspective fondamentale afin d'étudier les formes auto-organisées connues sous le nom d'états Chimère, mis en évidence une première fois comme une conséquence de ces travaux. Dans la deuxième partie (Chapitres 3 et 4) la même analogie est exploitée dans une perspective appliquée afin de concevoir et mettre en oeuvre un concept de traitement de l'information inspiré par le cerveau: un réservoir computer fonctionnant en temps réel est construit dans une puce FPGA, grâce à la mise en oeuvre d'une dynamique à retard et de ses couches d'entrée et de sortie, pour obtenir un système traitement d'information autonome intelligent. / The thesis develops a novel approach to design of a reservoir computer, one of the challenges of modern Science and Technology. It consists of two parts, both connected by the correspondence between optoelectronic delayed-feedback systems and spatio-temporal nonlinear dynamics. In the first part (Chapters 1 and 2), this correspondence is used in a fundamental perspective, studying self-organized patterns known as chimera states, discovered for the first time in purely temporal systems. Study of chimera states may shed light on mechanisms occurring in many structurally similar high-dimensional systems such as neural systems or power grids. In the second part (Chapters 3 and 4), the same spatio-temporal analogy is exploited from an applied perspective, designing and implementing a brain-inspired information processing device: a real-time digital reservoir computer is constructed in FPGA hardware. The implementation utilizes delay dynamics and realizes input as well as output layers for an autonomous cognitive computing system.

Que ce soit au travers des smartphones, des consoles de jeux portables ou bientôt des supercalculateurs, les systèmes sur puce (System-on-chip (SoC)) ont vu leur utilisation largement se répandre durant ces deux dernières décennies. Ce phénomène s’explique notamment par leur faible consommation de puissance au regard des performances qu’ils sont capables de délivrer, et du large panel de fonctions qu’ils peuvent intégrer. Les SoC s’améliorant de jour en jour, ils requièrent de la part des systèmes d’interconnexions qui supportent leurs communications, des performances de plus en plus élevées. Pour répondre à cette problématique les réseaux sur puce (Network-on-Chip (NoC)) ont fait leur apparition.En plus des ASIC, les circuit reconfigurables FPGA sont un des choix possibles lors de la réalisation d’un SoC. Notre première contribution a donc été de réaliser et d’étudier les performances du portage du réseau sur puce générique Hermes initialement conçu pour ASIC, sur circuit reconfigurable. Cela nous a permis de confirmer que l’architecture du système d’interconnexions doit être adaptée à celle du circuit pour pouvoir atteindre les meilleures performances possibles. Par conséquent, notre deuxième contribution a été la conception de l’architecture de TrustNoC, un réseau sur puce optimisé pour FPGA à hautes performances en latence, en fréquence de fonctionnement, et en quantité de ressources logiques occupées.Un autre aspect primordial qui concerne les systèmes sur puce, et plus généralement de tous les systèmes numériques est la sécurité. Notre dernière principale contribution a été d’étudier les menaces qui s’exercent sur les SoC durant toutes les phases de leur vie, puis de développer à partir d’un modèle de menaces, des mécanismes matériels de sécurité permettant de lutter contre des détournements d’IP, et des attaques logicielles. Nous avons également veillé à limiter au maximum le surcoût qu’engendre les mécanismes de sécurité sur les performances sur réseau sur puce. / Whether through smartphones, portable game consoles, or high performances computing, Systems-on-Chip (SoC) have seen their use widely spread over the last two decades. This can be explained by the low power consumption of these circuits with the regard of the performances they are able to deliver, and the numerous function they can integrate. Since SoC are improving every day, they require better performances from interconnects that support their communications. In order to address this issue Network-on-Chip have emerged.In addition to ASICs, FPGA circuits are one of the possible choices when conceiving a SoC. Our first contribution was therefore to perform and study the performance of Hermes NoC initially designed for ASIC, on reconfigurable circuit. This allowed us to confirm that the architecture of the interconnection system must be adapted to that of the circuit in order to achieve the best possible performances. Thus, our second contribution was to design TrustNoC, an optimized NoC for FPGA platform, with low latency, high operating frequency, and a moderate quantity of logical resources required for implementation.Security is also a primordial aspect of systems-on-chip, and more generally, of all digital systems. Our latest contribution was to study the threats that target SoCs during all their life cycle, then to develop and integrate hardware security mechanisms to TrustNoC in order to counter IP hijacking, and software attacks. During the design of security mechanisms, we tried to limit as much as possible the overhead on NoC performances.

Les travaux présentés dans ce manuscrit proposent une architecture de processeur à chemin de données reconfigurable (PCDR) dédiée aux traitements d'images bas niveau. Afin de répondre aux exigences de ce domaine de traitements, le processeur, baptisé SeeProc et basé sur une architecture RISC, intègre dans son chemin de données des unités de calcul spécifiquement dédiées au traitement de données pixeliques sous forme matricielle. Ces unités peuvent être configurées en nombre et en fonctionnalité en fonction de l'application visée. La topologie d'interconnexion du chemin de données est assurée dynamiquement via un dispositif de type crossbar. De plus, pour rendre la programmation de SeeProc accessible à des utilisateurs n'ayant pas de notions d'électronique numérique, un langage assembleur dédié et une méthodologie d'optimisation ont été développés. / The work presented in this manuscript suggest an architecture of a reconfigurable datapath processor (RDP) dedicated to low-level image processing. To meet the requirements of this field, the processor, called SeeProc and based on a RISC architecture, includes in its datapath customs processing elements specifically dedicated to the computation of image data in matrix form. These units can be configured in number and functionality depending on the application. The datapath interconnection topology is provided dynamically using a crossbar device. In addition, to make the programming accessible to users with no knowledge of electronics digital, a dedicated assembly language and an optimization methodology have been developed.

Desde os primórdios da humanidade, a descoberta do método de processamento cerebral do som, e consequentemente da música, fazem parte do imaginário humano. Portanto, as pesquisas relacionadas a este processo constituem um dos mais vastos campos de estudos das áreas de ciências. Dentre as inúmeras tentativas para compreensão do processamento biológico do som, o ser humano inventou o processo automático de composição musical, com o intuito de aferir a possibilidade da realização de composições musicais de qualidade sem a imposição sentimental, ou seja, apenas com a utilização das definições e estruturas de música existentes. Este procedimento automático de composição musical, também denominado música aleatória ou música do acaso, tem sido vastamente explorado ao longo dos séculos, já tendo sido utilizado por alguns dos grandes nomes do cenário musical, como por exemplo, Mozart. Os avanços nas áreas de engenharia e computação permitiram a evolução dos métodos utilizados para composição de música aleatória, tornando a aplicação de autômatos celulares uma alternativa viável para determinação da sequência de execução de notas musicais e outros itens utilizados durante a composição deste tipo de música. Esta dissertação propõe uma arquitetura para geração de música harmonizada a partir de intervalos melódicos determinados por autômatos celulares, implementada em hardware reconfigurável do tipo FPGA. A arquitetura proposta possui quatro tipos de autômatos celulares, desenvolvidos através dos modelos de vizinhança unidimensional de Wolfram, vizinhança bidimensional de Neumann, vizinhança bidimensional Moore e vizinhança tridimensional de Neumann, que podem ser combinados de 16 formas diferentes para geração de melodias. Os resultados do processamento realizado pela arquitetura proposta são melodias no formato .mid, compostas através da utilização de dois autômatos celulares, um para escolha das notas e outro para escolha dos instrumentos a serem emulados, de acordo com o protocolo MIDI. Para tal esta arquitetura é formada por três unidades principais, a unidade divisor de frequência, que é responsável pelo sincronismo das tarefas executadas pela arquitetura, a unidade de conjunto de autômatos celulares, que é responsável pelo controle e habilitação dos autômatos celulares, e a unidade máquina MIDI, que é responsável por organizar os resultados de cada iteração corrente dos autômatos celulares e convertê-los conforme a estrutura do protocolo MIDI, gerando-se assim o produto musical. A arquitetura proposta é parametrizável, de modo que a configuração dos dados que influenciam no produto musical gerado, como por exemplo, a definição dos conjuntos de regras para os autômatos celulares habilitados, fica a cargo do usuário, não havendo então limites para as combinações possíveis a serem realizadas na arquitetura. Para validação da funcionalidade e aplicabilidade da arquitetura proposta, alguns dos resultados obtidos foram apresentados e detalhados através do uso de técnicas de obtenção de informação musical. / Since the beginnings of mankind, questions about the method of sound processing in the brain, and hence the music, are part of the human imagination. Therefore, the researches related to this process constitute one of the largest fields of research in science. Among many attempts to understand the biological processing of sound, humans beings invented the automatic musical composition automatic process in order to verify the possibility of producing quality musical compositions, without the human interference, wich means, only by using the definitions and structures of existing pieces of music. This automatic music composition procedure, also known as random music, has been widely exploited over the past centuries, being used by greats musicians like Mozart. The advances in engineering and computing allowed the evolution of random music composition methods, making the application of cellular automata a viable alternative to determine the execution sequence of musical notes, as well as, other items used in this type of composition. This dissertation proposes a hardware architecture for random music composition using cellular automata to determine the melodic intervals order. A prototype has been implemented in FPGA. The proposed hardware architecture has four kind of cellular automata, modeled according to the one-dimensional Wolfram neighborhood, two-dimensional Neumann neighborhood, two-dimensional Moore neighborhood and three-dimensional Neumann neighborhood. These cellular automata can be combined in sixteen different ways for generating melodies. The processing result as conducted by the proposed architecture are melodies in the .mid format, through the use of two cellular automata, one for selecting notes and the others for choosing the instruments to be emulated, in accordance with the MIDI protocol. This hardware is composed by three main units, the frequency divider unit, which is responsible for the synchronizing of the tasks performed by the hardware architecture, the cellular automata set unit, which is responsible for the control and enabling of the cellular automata and the MIDI machine, which is responsible for organizing the iterations of the cellular automata and convert them to the MIDI protocol structure, generating the final musical composition. The proposed hardware architecture is parametrizable, so that the data settings that influence the final product, such as, the rules of the cellular automata, are informed by the user. There are no limits regarding the possible combinations to be performed in the hardware architecture. In order to validate the functionality and applicability of the proposed hardware, some results were presented and detailed through the use of techniques for musical information retrieval.

Conselho Nacional de Desenvolvimento Científico e Tecnológico / This work presents the implementation and analysis of a system devoted to the extraction and recognition of optical characters which is based on the hardware and software co-design methodology and built over a reconfigurable platform. Since vision is a very important sense, the research in the field of artificial vision systems has been carried out since the very beginning of the digital era, in the early 60 s. Taking into account the recent evolution experienced by the configurable computing area, a new tendency of research and development of heterogeneous artificial vision systems emerges. Among the main benefits provided by the so called systems on chip are the reduction of power dissipation, financial costs and physical area. In this sense, taking a License Plate Recognition System (LPRS) as a case study, the focus of this work is the implementation of the character localization and recognition steps, while the partitioning of hardware and software resources is based in costbenefit heuristics. Initially, a software-only version of the system is build over an x86 platform. More than to allow the evaluation of several character localization related methods, this software-only version is also intended to be used as parameter of comparison for the embedded version of the system. Regarding the character recognition step, it is performed by the means of an Artificial Neural Network. Based on the results provided by the software-only evaluation system, the implementation of the embedded version is performed, considering an FPGA as platform. In this embedded version, the character localization step consists of a dedicated hardware block, while the character recognition step comprises a piece of software executed in a microprocessor that is physically implemented inside the FPGA. Taking into account a 10 times higher frequency of operation for the processor of the x86 platform, as well as the fact that most of the embedded hardware block employs a clock frequency smaller or equal to 25 MHz, the most noticeable result is the 2.25 times faster speed of processing achieved by the embedded version. Regarding the plate recognition capability, both systems have the same performance, being able to successfully recognize plates in 51.62 % of the cases (considering the best case). Beyond LPRSs, the system developed here could also be employed to build other applications that require optical character recognition features, such as automatic traffic signs recognition and serial number reading of items in a production line. / Este trabalho apresenta a implementação e análise de um sistema voltado à extração e reconhecimento de caracteres ópticos a partir do co-projeto de hardware e software sobre uma plataforma reconfigurável. Por conta da importância atribuída ao sentido da visão, sistemas artificiais capazes de emular as tarefas envolvidas neste processo biológico têm sido alvo de pesquisas desde o surgimento dos primeiros computadores digitais, na década de 60. Tendo em vista a recente evolução experimentada na área da computação configurável, surge uma tendência natural à pesquisa e desenvolvimento de sistemas heterogêneos (compostos por uma combinação de blocos de hardware e software) de visão artificial baseados em tal plataforma. Dentre os principais benefícios proporcionados por sistemas em chip podem ser citados a redução no consumo de potência, custos financeiros e área física. Neste sentido, tomando como estudo de caso um Sistema de Reconhecimento de Placas de Licenciamento Veicular (SRPLV), o foco do trabalho está situado na implementação das etapas de localização e reconhecimento de caracteres, sendo o particionamento dos blocos de hardware e software baseado em heurísticas de custo-benefício. Inicialmente é realizada a implementação de uma versão totalmente em software do sistema aqui proposto, sobre plataforma x86, no intuito de avaliar os diversos métodos passíveis de implementação, bem como o de possibilitar um parâmetro de comparação com a versão embarcada do sistema. Os métodos avaliados dizem respeito à etapa de localização de caracteres, haja vista a definição à priori do emprego de Redes Neurais Artificiais no reconhecimento dos mesmos. A partir dos resultados obtidos por esta avaliação é realizada a implementação da versão embarcada do sistema, tendo como plataforma um FPGA. Nesta versão, a etapa de localização de caracteres é implementada como um bloco dedicado de hardware, enquanto a de reconhecimento constitui-se num software executado sobre um microprocessador fisicamente embutido no interior do FPGA. Considerando uma freqüência de operação 10 vezes superior para o processador da plataforma x86, bem como o fato da maior parte do hardware embarcado utilizar um clock menor ou igual a 25 MHz, o principal resultado consiste no ganho de 2,25 vezes no tempo de execução obtido na segunda versão do sistema. No tocante à capacidade de reconhecimento de placas, os sistemas são equivalentes, sendo capazes de reconhecê-las corretamente em 51,62% das vezes, no melhor caso. Além de SRPLVs, o sistema aqui desenvolvido pode ser empregado na criação de outras aplicações que envolvam a problemática do reconhecimento de caracteres óticos, como reconhecimento automático de placas de trânsito e do número de série de itens numa linha de produção.

Dans le domaine du calcul générique, les circuits FPGA sont très attrayants pour leur performance et leur faible consommation. Cependant, leur présence reste marginale, notamment à cause des limitations des logiciels de développement actuels. En effet, ces limitations obligent les utilisateurs à bien maîtriser de nombreux concepts techniques. Ils obligent à diriger manuellement les processus de synthèse, de façon à obtenir une solution à la fois rapide et conforme aux contraintes des cibles matérielles visées.Une nouvelle méthodologie de génération basée sur la synthèse d'architecture est proposée afin de repousser ces limites. L'exploration des solutions consiste en l'application de transformations itératives à un circuit initial, ce qui accroît progressivement sa rapidité et sa consommation en ressources. La rapidité de ce processus, ainsi que sa convergence sous contraintes de ressources, sont ainsi garanties. L'exploration est également guidée vers les solutions les plus pertinentes grâce à la détection, dans les applications à synthétiser, des sections les plus critiques pour le contexte d'utilisation réel. Cette information peut être affinée à travers un scénario d'exécution transmis par l'utilisateur.Un logiciel démonstrateur pour cette méthodologie, AUGH, est construit. Des expérimentations sont menées sur plusieurs applications reconnues dans le domaine de la synthèse d'architecture. De tailles très différentes, ces applications confirment la pertinence de la méthodologie proposée pour la génération rapide et autonome d'accélérateurs matériels complexes, sous des contraintes de ressources strictes. La méthodologie proposée est très proche du processus de compilation pour les microprocesseurs, ce qui permet son utilisation même par des utilisateurs non spécialistes de la conception de circuits numériques. Ces travaux constituent donc une avancée significative pour une plus large adoption des FPGA comme accélérateurs matériels génériques, afin de rendre les machines de calcul simultanément plus rapides et plus économes en énergie. / In the field of high-performance computing, FPGA circuits are very attractive for their performance and low consumption. However, their presence is still marginal, mainly because of the limitations of current development tools. These limitations force the user to have expert knowledge about numerous technical concepts. They also have to manually control the synthesis processes in order to obtain solutions both fast and that fulfill the hardware constraints of the targeted platforms.A novel generation methodology based on high-level synthesis is proposed in order to push these limits back. The design space exploration consists in the iterative application of transformations to an initial circuit, which progressively increases its rapidity and its resource consumption. The rapidity of this process, along with its convergence under resource constraints, are thus guaranteed. The exploration is also guided towards the most pertinent solutions thanks to the detection of the most critical sections of the applications to synthesize, for the targeted execution context. This information can be refined with an execution scenarion specified by the user.A demonstration tool for this methodology, AUGH, has been built. Experiments have been conducted with several applications known in the field of high-level synthesis. Of very differen sizes, these applications confirm the pertinence of the proposed methodology for fast and automatic generation of complex hardware accelerators, under strict resource constraints. The proposed methodology is very close to the compilation process for microprocessors, which enable it to be used even by users non experts about digital circuit design. These works constitute a significant progress for a broader adoption of FPGA as general-purpose hardware accelerators, in order to make computing machines both faster and more energy-saving.

Made available in DSpace on 2016-12-12T17:38:31Z (GMT). No. of bitstreams: 1 EDUARDO MALDAUN BARRETO.pdf: 3234972 bytes, checksum: 1d2d2b79d8a4946c00677b6193158089 (MD5) Previous issue date: 2011-12-08 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This work present a study of a three level NPC (Neutral Point Clamped), with ZVS (Zero Voltage Switching) and PWM (Pulse Width Modulation) control strategy, using a FPGA (Field Programmable Gate Array) for digital control and switches activation. First, a theoretical study is done, where the main waveforms and operation stages are presented. After, a quantitative study is done in order to implement the NPC inverter. Based on the calculations, the mathematical models for each inverter section are extracted to implement the digital control. The project data is then compiled and simulated on Orcad Pspice and Simulink software. Finally, an 1.5 kW, 800 V input voltage, 127 V or 220 V output voltage, and 200 kHz switching frequency is implemented and the experimental results are compared with theoretical and simulated results / Este trabalho apresenta o estudo de um inversor NPC (Neutral Point Clamped) a três níveis com comutação suave ZVS (Zero Voltage Switching) e controle PWM (Pulse Width Modulation), fazendo o uso de uma lógica programável do tipo FPGA (Field Programmable Gate Array) para controle e acionamento das chaves. Inicialmente é feito um estudo qualitativo do inversor, onde as principais formas de onda e etapas de operação são apresentadas, a seguir são estudados os aspectos quantitativos para, desta forma, efetuar o projeto do inversor. Com o inversor definido, todos os modelos matemáticos de todos os circuitos necessários para se realizar o controle digital do inversor são apresentados, assim como o projeto de um controlador digital. Utilizando os dados de projeto do inversor NPC ZVS PWM e controle, os resultados de simulações feitas nos programas Orcad Pspice e Simulink são obtidos. Por fim, um protótipo de 1,5 kW, 800 V de tensão de entrada, 127 V ou 220 V de tensão de saída e 200 kHz de frequência de comutação é montado e os resultados experimentais são avaliados e comparados com os previamente obtidos numericamente e por simulação.

Made available in DSpace on 2015-03-03T15:08:47Z (GMT). No. of bitstreams: 1 JoseMLD_TESE.pdf: 1767414 bytes, checksum: b0bb7821ad5c80023e5752938c7e5922 (MD5) Previous issue date: 2012-08-17 / The use of Multiple Input Multiple Output (MIMO) systems has permitted the recent evolution of wireless communication standards. The Spatial Multiplexing MIMO technique, in particular, provides a linear gain at the transmission capacity with the minimum between the numbers of transmit and receive antennas. To obtain a near capacity performance in SM-MIMO systems a soft decision Maximum A Posteriori Probability MIMO detector is necessary. However, such detector is too complex for practical solutions. Hence, the goal of a MIMO detector algorithm aimed for implementation is to get a good approximation of the ideal detector while keeping an acceptable complexity. Moreover, the algorithm needs to be mapped to a VLSI architecture with small area and high data rate. Since Spatial Multiplexing is a recent technique, it is argued that there is still much room for development of related algorithms and architectures. Therefore, this thesis focused on the study of sub optimum algorithms and VLSI architectures for broadband MIMO detector with soft decision. As a result, novel algorithms have been developed starting from proposals of optimizations for already established algorithms. Based on these results, new MIMO detector architectures with configurable modulation and competitive area, performance and data rate parameters are here proposed. The developed algorithms have been extensively simulated and the architectures were synthesized so that the results can serve as a reference for other works in the area / O uso de sistemas de M?ltiplas Entradas e M?ltiplas Sa?das (Multiple Input Multiple Output - MIMO) tem permitido a recente evolu??o dos novos padr?es de comunica??o m?vel. A t?cnica MIMO da Multiplexa??o Espacial, em particular, prov? um aumento linear na capacidade de transmiss?o com o m?nimo entre n?mero de antenas transmissoras e antenas receptoras. Para se obter um desempenho pr?ximo a capacidade em sistemas com Multiplexa??o Espacial faz-se necess?rio o uso de um detector MIMO com decis?o suave do tipo Maximum A Posteriori Probability. Entretanto, tal detector e muito complexo para solu??es pr?ticas. Assim, o objetivo dos algoritmos de detec??o MIMO voltados para implementa??o e obter uma boa aproxima??o do detector ideal mantendo um n?vel de complexidade aceit?vel. Al?m disso, o algoritmo precisa ser mapeado para uma arquitetura VLSI de ?rea pequena e que atenda a taxa de transmiss?o exigida pelos padr?es de comunica??es m?veis. Sendo a multiplexa??o espacial uma t?cnica recente, defende-se que ainda h? muito espa?o para evolu??o dos algoritmos e arquiteturas relacionadas. Por isso, esta tese se focou no estudo de algoritmos sub-?timos e arquiteturas VLSI para detectores MIMO de banda larga com decis?o suave. Como resultado, algoritmos in?ditos foram desenvolvidos partindo de propostas de otimiza??es para algoritmos j? estabelecidos. Baseado nesses resultados, novas arquiteturas de detectores MIMO com modula??o configur?vel e competitivos par?metros de ?rea, desempenho e taxa de processamento s?o aqui propostas. Os algoritmos desenvolvidos foram extensivamente simulados e as arquiteturas sintetizadas para que os resultados pudessem servir como refer?ncia para outros trabalhos na ?rea.

Desde os primórdios da humanidade, a descoberta do método de processamento cerebral do som, e consequentemente da música, fazem parte do imaginário humano. Portanto, as pesquisas relacionadas a este processo constituem um dos mais vastos campos de estudos das áreas de ciências. Dentre as inúmeras tentativas para compreensão do processamento biológico do som, o ser humano inventou o processo automático de composição musical, com o intuito de aferir a possibilidade da realização de composições musicais de qualidade sem a imposição sentimental, ou seja, apenas com a utilização das definições e estruturas de música existentes. Este procedimento automático de composição musical, também denominado música aleatória ou música do acaso, tem sido vastamente explorado ao longo dos séculos, já tendo sido utilizado por alguns dos grandes nomes do cenário musical, como por exemplo, Mozart. Os avanços nas áreas de engenharia e computação permitiram a evolução dos métodos utilizados para composição de música aleatória, tornando a aplicação de autômatos celulares uma alternativa viável para determinação da sequência de execução de notas musicais e outros itens utilizados durante a composição deste tipo de música. Esta dissertação propõe uma arquitetura para geração de música harmonizada a partir de intervalos melódicos determinados por autômatos celulares, implementada em hardware reconfigurável do tipo FPGA. A arquitetura proposta possui quatro tipos de autômatos celulares, desenvolvidos através dos modelos de vizinhança unidimensional de Wolfram, vizinhança bidimensional de Neumann, vizinhança bidimensional Moore e vizinhança tridimensional de Neumann, que podem ser combinados de 16 formas diferentes para geração de melodias. Os resultados do processamento realizado pela arquitetura proposta são melodias no formato .mid, compostas através da utilização de dois autômatos celulares, um para escolha das notas e outro para escolha dos instrumentos a serem emulados, de acordo com o protocolo MIDI. Para tal esta arquitetura é formada por três unidades principais, a unidade divisor de frequência, que é responsável pelo sincronismo das tarefas executadas pela arquitetura, a unidade de conjunto de autômatos celulares, que é responsável pelo controle e habilitação dos autômatos celulares, e a unidade máquina MIDI, que é responsável por organizar os resultados de cada iteração corrente dos autômatos celulares e convertê-los conforme a estrutura do protocolo MIDI, gerando-se assim o produto musical. A arquitetura proposta é parametrizável, de modo que a configuração dos dados que influenciam no produto musical gerado, como por exemplo, a definição dos conjuntos de regras para os autômatos celulares habilitados, fica a cargo do usuário, não havendo então limites para as combinações possíveis a serem realizadas na arquitetura. Para validação da funcionalidade e aplicabilidade da arquitetura proposta, alguns dos resultados obtidos foram apresentados e detalhados através do uso de técnicas de obtenção de informação musical. / Since the beginnings of mankind, questions about the method of sound processing in the brain, and hence the music, are part of the human imagination. Therefore, the researches related to this process constitute one of the largest fields of research in science. Among many attempts to understand the biological processing of sound, humans beings invented the automatic musical composition automatic process in order to verify the possibility of producing quality musical compositions, without the human interference, wich means, only by using the definitions and structures of existing pieces of music. This automatic music composition procedure, also known as random music, has been widely exploited over the past centuries, being used by greats musicians like Mozart. The advances in engineering and computing allowed the evolution of random music composition methods, making the application of cellular automata a viable alternative to determine the execution sequence of musical notes, as well as, other items used in this type of composition. This dissertation proposes a hardware architecture for random music composition using cellular automata to determine the melodic intervals order. A prototype has been implemented in FPGA. The proposed hardware architecture has four kind of cellular automata, modeled according to the one-dimensional Wolfram neighborhood, two-dimensional Neumann neighborhood, two-dimensional Moore neighborhood and three-dimensional Neumann neighborhood. These cellular automata can be combined in sixteen different ways for generating melodies. The processing result as conducted by the proposed architecture are melodies in the .mid format, through the use of two cellular automata, one for selecting notes and the others for choosing the instruments to be emulated, in accordance with the MIDI protocol. This hardware is composed by three main units, the frequency divider unit, which is responsible for the synchronizing of the tasks performed by the hardware architecture, the cellular automata set unit, which is responsible for the control and enabling of the cellular automata and the MIDI machine, which is responsible for organizing the iterations of the cellular automata and convert them to the MIDI protocol structure, generating the final musical composition. The proposed hardware architecture is parametrizable, so that the data settings that influence the final product, such as, the rules of the cellular automata, are informed by the user. There are no limits regarding the possible combinations to be performed in the hardware architecture. In order to validate the functionality and applicability of the proposed hardware, some results were presented and detailed through the use of techniques for musical information retrieval.