Les architectures reconfigurables à base de FPGA sont capables de fournir des solutions adéquates pour plusieurs applications vu qu'elles permettent de modifier le comportement d'une partie du FPGA pendant que le reste du circuit continue de s'exécuter normalement. Ces architectures, malgré leurs progrès, souffrent encore de leur manque d'adaptabilité fasse à des applications constituées de tâches matérielles de taille différente. Cette hétérogénéité peut entraîner de mauvais placements conduisant à une utilisation sous-optimale des ressources et par conséquent une diminution des performances du système. La contribution de cette thèse porte sur la problématique du placement des tâches matérielles de tailles différentes et de la génération efficace des régions reconfigurables. Une méthodologie et une couche intermédiaire entre le FPGA et l'application sont proposées pour permettre le placement efficace des tâches matérielles de tailles différentes sur des partitions reconfigurables de taille prédéfinie. Pour valider la méthode, on propose une architecture basée sur l'utilisation de la reconfiguration partielle afin d'adapter le transcodage d'un format de compression vidéo à un autre de manière souple et efficace. Une étude sur le partitionnement de la région reconfigurable pour les tâches matérielles de l'encodeur entropique (CAVLC / VLC) est proposée afin de montrer l'apport du partitionnement. Puis une évaluation du gain obtenu et du surcoût de la méthode est présentée / FPGA-based reconfigurable architectures can deliver appropriate solutions for several applications as they allow for changing the performance of a part of the FPGA while the rest of the circuit continues to run normally. These architectures, despite their improvements, still suffer from their lack of adaptability when confronted with applications consisting of variable size material tasks. This heterogeneity may cause wrong placements leading to a sub-optimal use of resources and therefore a decrease in the system performances. The contribution of this thesis focuses on the problematic of variable size material task placement and reconfigurable region effective generation. A methodology and an intermediate layer between the FPGA and the application are proposed to allow for the effective placement of variable size material tasks on reconfigurable partitions of a predefined size. To approve the method, we suggest an architecture based on the use of partial reconfiguration in order to adapt the transcoding of one video compression format to another in a flexible and effective way. A study on the reconfigurable region partitioning for the entropy encoder material tasks (CAVLC / VLC) is proposed in order to show the contribution of partitioning. Then an assessment of the gain obtained and of the method additional costs is submitted

Dans la recherche permanente de solutions pour dépasser les limitations de plus en plus visibles de nos architectures matérielles, le calcul non-conventionnel offre des alternatives variées comme l’ingénierie neuromorphique et le calcul cellulaire. Comme von Neumann qui s’était initialement inspiré du cerveau pour concevoir l’architecture des ordinateurs, l’ingénierie neuromorphique prend la même inspiration en utilisant un substrat analogique plus proche des neurones et des synapses. Le calcul cellulaire s’inspire lui des substrats de calcul naturels (chimique, physiques ou biologiques) qui imposent une certaine localité des calculs de laquelle va émerger une organisation et des calculs. La recherche sur les mécanismes neuronaux permet de comprendre les grands principes de calculs émergents des neurones. Un des grands principes que nous allons utiliser dans cette thèse est la dynamique d’attracteurs d’abord décrite par Amari (champs neuronaux dynamiques, ou DNF pour dynamic neural fields), Amit et Zhang (réseaux de neurones à attracteurs continus). Ces champs de neurones ont des propriétés de calcul variées mais sont particulièrement adaptés aux représentations spatiales et aux fonctions des étages précoces du cortex visuel. Ils ont été utilisés entre autres dans des applications de robotique autonome, dans des tâches de classification et clusterisation. Comme de nombreux modèles de calcul neuronal, ils sont également intéressants du point de vue des architectures matérielles en raison de leur robustesse au bruit et aux fautes. On voit donc l’intérêt que ces modèles de calcul peuvent avoir comme solution permettant de dépasser (ou poursuivre) la loi de Moore. La réduction de la taille des transistors provoque en effet beaucoup de bruit, de même que la relaxation de la contrainte de ~ 0% de fautes lors de la production ou du fonctionnement des circuits permettrait d’énormes économies. Par ailleurs, l’évolution actuelle vers des circuits many-core de plus en plus distribués implique des difficultés liées au mode de calcul encore centralisés de la plupart des modèles algorithmiques parallèles, ainsi qu’au goulot d’étranglement des communications. L’approche cellulaire est une réponse naturelle à ces enjeux. Partant de ces différents constats, l’objectif de cette thèse est de rendre possible les calculs et applications riches des champs neuronaux dynamiques sur des substrats matériels grâce à des modèles neuro-cellulaires assurant une véritable localité, décentralisation et mise à l’échelle des calculs. Cette thèse est donc une proposition argumentée pour dépasser les limites des architectures de type von Neumann en utilisant des principes de calcul neuronal et cellulaire. Nous restons cependant dans le cadre numérique en explorant les performances des architectures proposées sur FPGA. L’utilisation de circuits analogiques (VLSI) serait tous aussi intéressante mais n’est pas étudiée ici. Les principales contributions sont les suivantes : 1) Calcul DNF dans un environnement neuromorphique ; 2) Calcul DNF avec communication purement locale : modèle RSDNF (randomly spiking DNF) ; 3) Calcul DNF avec communication purement locale et asynchrone : modèle CASAS-DNF (cellular array of stochastic asynchronous spiking DNF). / In the constant search for design going beyond the limits of the von Neumann architecture, non conventional computing offers various solutions like neuromorphic engineering and cellular computing. Like von Neumann who roughly reproduced brain structures to design computers architecture, neuromorphic engineering takes its inspiration directly from neurons and synapses using analog substratum. Cellular computing influence comes from natural substratum (chemistry, physic or biology) imposing locality of interactions from which organisation and computation emerge. Research on neural mechanisms was able to demonstrate several emergent properties of the neurons and synapses. One of them is the attractor dynamics described in different frameworks by Amari with the dynamic neural fields (DNF) and Amit and Zhang with the continuous attractor neural networks. These neural fields have various computing properties and are particularly relevant for spatial representations and early stages of visual cortex processing. They were used, for instance, in autonomous robotics, classification and clusterization. Similarly to many neuronal computing models, they are robust to noise and faults and thus are good candidates for noisy hardware computation models which would enable to keep up or surpass the Moore law. Indeed, transistor area reductions is leading to more and more noise and the relaxation of the approx. 0% fault during production and operation of integrated circuits would lead to tremendous savings. Furthermore, progress towards many-cores circuits with more and more cores leads to difficulties due to the centralised computation mode of usual parallel algorithms and their communication bottleneck. Cellular computing is the natural answer to these problems. Based on these different arguments, the goal of this thesis is to enable rich computations and applications of dynamic neural fields on hardware substratum with neuro-cellular models enabling a true locality, decentralization and scalability of the computations. This work is an attempt to go beyond von Neumann architectures by using cellular and neuronal computing principles. However, we will stay in the digital framework by exploring performances of proposed architectures on FPGA. Analog hardware like VLSI would also be very interesting but is not studied here. The main contributions of this work are : 1) Neuromorphic DNF computation ; 2) Local DNF computations with randomly spiking dynamic neural fields (RSDNF model) ; 3) Local and asynchronous DNF computations with cellular arrays of stochastic asynchronous spiking DNFs (CASAS-DNF model).

L'apparition des détecteurs à comptage de photons X à base de CdTe avec des capacités de discrimination de l'énergie des photons ouvre de nouvelles perspectives pour l'imagerie radiographique. Les applications médicales et en contrôle de bagages X sont caractérisées par un flux de photons X très élevé, et exigent par conséquent une mise en forme très rapide du photo-courant mesuré pour limiter les empilements. Cependant, si cette mise en forme est plus courte que le temps de transit des électrons dans le semi-conducteur, la charge mesurée devient inférieure à la charge déposée : c’est le déficit balistique. Par ailleurs, la variation dans le temps du profil du champ électrique dans le volume du détecteur entraîne une augmentation du temps de transit des électrons. En conséquence, la charge mesurée diminue dans le temps, faussant la mesure de l’énergie des photons X. L’objectif de ce travail est de caractériser cette instabilité et de développer une méthode de correction de son effet sur les spectres en énergie. Nous avons proposé un algorithme de correction basé sur l'utilisation de deux Lignes à Retard (LAR). Une LAR rapide (50ns ?) permet de mesurer les spectres X à très fort flux sans compromis sur le taux de comptage. Une LAR lente (200ns ?) est utilisée pour mesurer intégralement la charge déposée sans déficit balistique. Un facteur de correction est évalué et utilisé pour stabiliser la mesure de l’énergie des X avec la LAR rapide. Une étape importante de cet algorithme consiste à trier les impulsions traitées pour rejeter celles qui peuvent dégrader la mesure de ce facteur de correction, notamment les empilements. La méthode proposée a été implémentée dans un FPGA pour fonctionner en temps réel et a été testée avec un détecteur CdTe de 3mm d'épaisseur avec 4×4 pixels au pas de 800 microns, capable de mesurer des spectres X dans la gamme d'énergie 20-160 keV avec 256 canaux d'énergie. La méthode développée a été initialement testée à faible taux de comptage avec des sources gamma Co-57 et Am-241, puis à fort taux de comptage jusqu'à ~2 Mc/s avec un tube à rayons X. Cet algorithme innovant a montré sa capacité de fournir une réponse stable du détecteur dans le temps sans affecter la résolution d'énergie (7 % à 122 keV) et le temps mort (~70 ns). / The emergence of CdTe Photon Counting Detectors (PCD) with energy discrimination capabilities, opens up new perspectives in X-ray imaging. Medical and security applications are characterized by very high X-ray fluxes and consequently require a very fast shaper in order to limit dead time losses due to pile-up. However, if the shaper is faster than the collection of the charges in the semiconductor, there is a loss of charge called ballistic deficit. Moreover, variations of the electric field profile in the detector over time cause a change in the collection time of the charges. As a result, the conversion gain of the detector will be affected by these variations. The instability of the response is visible over time as a channel shift of the spectra, resulting in a false information of the photon energy. The aim of this work is to characterize this instability in order to understand the mechanisms behind them and to develop a method to correct its effect. We proposed a correction algorithm based on the use of two Single Delay Line (SDL) shaping amplifiers. A fast SDL is used to measure the X-ray spectra at high count rates with limited count rate losses. A slow SDL is used to measure the full collected charge in order estimate a correction factor for the compensation of the ballistic deficit fluctuations of the fast SDL. An important step is to sort the processed pulses in order to reject pile-up and other undesirable effects that may degrade the measurement of the correction factor. The proposed method was implemented in an FPGA in order to correct the ballistic deficit in real-time and to give a stable response of the detector at very high fluxes. The method was tested with a 4x4 pixels detector (CdTe) of 3 mm thickness and 800 micron pitch, which is able to measure transmitted X-ray spectra in the energy range of 20-160 kV on 256 energy bins. The developed method was initially tested at low count rate with a Co-57 and an Am-241 gamma-ray sources, then at high count rates up to ~2 Mc/s with an X-ray source. With the characterization and the validation of this innovative algorithm we prove its ability in providing a stable response of the detector over time without affecting the energy resolution (~7% at 122 keV) and the dead time (~70 ns).

Les systèmes embarqués peuvent contenir des données sensibles. Elles sont généralement échangées en clair entre le système sur puces et la mémoire, mais aussi en interne. Cela constitue un point faible: un attaquant peut observer cet échange et récupérer des informations ou insérer du code malveillant. L'objectif de la thèse est de fournir une solution dédiée et adaptée à ces problèmes en considérant l'intégralité de la durée de vie du système embarqué (démarrage, mises à jour et exécution) et l'intégralité des données (bitstream du FPGA, noyau du système d'exploitation, code et données critiques). En outre, il est nécessaire d'optimiser les performances des mécanismes matériels de sécurité introduits afin de correspondre aux attentes des systèmes embarqués. Cette thèse se distingue en proposant des solutions innovantes et adaptées au monde des FPGAs. / Embedded systems may contain sensitive data. They are usually exchanged in plaintext between the system on chips and the memory, but also internally. This is a weakness: an attacker can spy this exchange and retrieve information or insert malicious code. The aim of the thesis is to provide a dedicated and suitable solution for these problems by considering the entire lifecycle of the embedded system (boot, updates and execution) and all the data (FPGA bitstream, operating system kernel, critical data and code). Furthermore, it is necessary to optimize the performance of hardware security mechanisms introduced to match the expectations of embedded systems. This thesis is distinguished by offering innovative and suitable solutions for the world of FPGAs.

L’Onera développe des capteurs inertiels MEMS vibrants avec des performances qui peuvent intéresser des applications spatiales. Les électroniques analogiques traditionnellement associées ne sont à priori pas limitantes par rapport aux performances physiques des capteurs. En revanche, elles se montrent encombrantes, non reconfigurables, et ne délivrent pas les grandeurs mesurées sous forme numérique à l’ordinateur de bord. En outre,dans le cadre d’une utilisation spatiale, elles sont sujettes à dépendance et à obsolescence :le remplacement d’un composant implique une nouvelle qualification.Cette thèse propose une nouvelle architecture numérique générique, limitant au maximum les composants analogiques nécessaires. Les travaux portent principalement sur deux capteurs développés par l’Onera : l’accéléromètre à lame vibrante VIA et le gyromètre vibrant à effet Coriolis VIG, mais sont justement transposables à d’autres familles. Une première fonction clé identifiée est la datation d’évènements pour la mesure de fréquence et de phase, une seconde concerne la synthèse numérique directe de fréquence pour le pilotage de résonateurs, et une troisième traite la génération de signaux sinusoïdaux purs à partir des trains binaires délivrés par le système numérique. Ces fonctions sont réalisées sous forme de périphériques numériques autour d’un processeur embarqué, le tout synthétisé sur composant programmable FPGA. Le manuscrit débute par un rappel des lois physiques et des technologies de mesure inertielle, suivi d’une revue des oscillateurs, analogiques et numériques, afin de déterminer l’architecture numérique souhaitée. Le chapitre suivant aborde de façon théorique les fonctions numériques envisagées, et en détermine les éléments de performance. La mise en oeuvre de ces fonctions et les premiers résultats expérimentaux sont ensuite présentés d’abord au niveau de la fonction seule, et enfin dans une architecture complète incluant le capteur et le logiciel embarqué, pour fournir de vraies mesures inertielles. Ces résultats encouragent le déploiement d’électronique numérique dans les prochaines générations de capteurs. / Onera has been developing vibrating inertial MEMS sensors with performances good enough for space uses. Associated conventional analog electronics are not limiting the physical performances of the sensors. They are, however, bulky, not reconfigurable, and do not deliver digital measurements to the on-board computer. Furthermore, when used for space applications, they have to cope with dependency and obsolescence requiring a new qualification when any part is changed.This thesis offers a new digital generic architecture with as few analog parts as possible. Work has been focused on two sensors developed by Onera: the VIA, a vibrating beam accelerometer, and the VIG, a Coriolis vibrating gyro, but can address other sensors. A first digital function identified is event timestamping for frequency and phase measurements; a second key function is the direct digital synthesis of the oscillating sensors driving signal; the third one generates pure sine signals from binary sequences output from the digital platform. These function are implemented as peripherals of an embedded processor on a FPGA.This dissertation firstly reminds physical laws and technologies of inertial measurements, followed by a quick review of oscillators, analog and digital, in order to introduce the chosen digital architecture. A following chapter studies the theory of the digital functions considered and identifies their performances. Afterwards, realisations and first experimental results are exposed, at a function level first, at a global level then, with the sensor and the embedded software to provide real inertial readings. The results gathered boost the idea of deploying digital electronics in future sensor releases.

Os crescentes problemas relacionados à poluição do meio ambiente colocam desafios para o desenvolvimento de sistemas de sensores integrados e portáteis que permitam o monitoramento do ambiente em tempo real. Nesse sentido, no presente trabalho foi projetado e implementado um sistema de aquisição, processamento de sinais e geração de imagens químicas aplicado para a medição do nível de pH e detecção de metais pesados e elementos patogênicos totalmente integrado e construído na placa sbRIO-9631. O sistema foi desenvolvido e integrado um amplificador Lock-in digital para leitura de valores de mudança de fase e intensidade dos sinais provenientes de sensores optoeletrônicos LAPS, TAOS e FMOS. Foi também desenvolvido e integrado a um sistema automatizado de controle de mistura de gases para realizar ensaios de calibração do sensor e medições de tempo de resposta dos sensores. Também foi integrado um sistema automatizado de escaneamento XY de fonte de luz de excitação para os sensores ópticos utilizando um display OLED-128-G1. Este sistema ainda pode ser integrado a dispositivos móveis via Internet para transferência de dados a centros de pesquisa e monitoramento. O sistema integrado com todas as unidades acima descritas mostrou ser um sistema portátil, reconfigurável e eficiente para a aquisição e processamento de sinais de resposta de diversos tipos de sensores tais com LAPS, TAOS e FMOS. / The problems of environment pollution increasingly growing and pose challenges for the development of integrated and portable sensor systems that allow the monitoring of the environment in real time. In that sense in the present work was designed and implemented an acquisition system, signal processing and chemical Imaging generation to apply in the pH level measurement and the detection of heavy metals and pathogenic elements fully integrated and built on the sbRIO-9631 board. In the system was developed and integrated a digital Lock-in amplifier for reading values of phase shift and intensity of the signals coming from optoelectronic sensors LAPS, TAOS and FMOS. It was also developed and integrated on the sbRIO-9636 an automated gas mixture control system to perform tests for calibration of the sensor and measure the sensor response time. It was developed and integrated an automated XY scan system for light source to excited optical sensors using a OLED-128-G1 display. This system can be integrated into mobile devices via Internet for transferring data to research and monitoring centers. The integrated system with all the units described above proved to be a portable, reconfigurable and efficient system for data acquisition and signal processing from many types of sensors such as LAPS, TAOS and FMOS.

Este trabalho de pesquisa tem por objetivo o desenvolvimento de um coprojeto de hardware/software para o algoritmo de correlação de imagens visando atingir um ganho de desempenho com relação à implementação totalmente em software. O trabalho apresenta um comparativo entre um conjunto bastante amplo e significativo de configurações diferentes do soft-processor Nios II implementadas em FPGA, inclusive com a adição de novas instruções dedicadas. O desenvolvimento do co-projeto foi feito com base em uma modificação do método baseado em profiling adicionando-se um ciclo de desenvolvimento e de otimização de software. A comparação foi feita com relação ao tempo de execução para medir o speedup alcançado durante o desenvolvimento do co-projeto que atingiu um ganho de desempenho significativo. Também analisou-se a influência de estruturas de hardware básicas e dedicadas no tempo de execução final do algoritmo. A análise dos resultados sugere que o método se mostrou eficiente considerando o speedup atingido, porém o tempo total de execução ainda ficou acima do esperado, considerando-se a necessidade de execução e processamento de imagens em tempo real dos sistemas de navegação robótica. No entanto, destaca-se que as limitações de processamento em tempo real estão também ligadas as restrições de desempenho impostas pelo hardware adotado no projeto, baseado em uma FPGA de baixo custo e capacidade média / This work presents a FPGA based hardware/software co-design for image normalized cross correlation algorithm. The main goal is to achieve a significant speedup related to the execution time of the all-software implementation. The co-design proposed method is a modified profiling-based method with a software development step. The executions were compared related to execution time resulting on a significant speedup. To achieve this speedup a comparison between 21 different configurations of Nios II soft-processor was done. Also hardware influence on execution time was evaluated to know how simple hardware structures and specific hardware structures influence algorithm final execution time. Result analysis suggest that the method is very efficient considering achieved speedup but the final execution time still remains higher, considering the need for real time image processing on robotic navigation systems. However, the limitations for real time processing are a consequence of the hardware adopted in this work, based on a low cost and capacity FPGA

Les Réseaux de Neurones Convolutifs profonds (CNNs) ont connu un large succès au cours de la dernière décennie, devenant un standard de la vision par ordinateur. Ce succès s’est fait au détriment d’un large coût de calcul, où le déploiement des CNNs reste une tâche ardue surtout sous des contraintes de temps réel.Afin de rendre ce déploiement possible, la littérature exploite le parallélisme important de ces algorithmes, ce qui nécessite l’utilisation de plate-formes matérielles dédiées. Dans les environnements soumis à des contraintes de consommations énergétiques, tels que les nœuds des caméras intelligentes, les cœurs de traitement à base de FPGAs sont reconnus comme des solutions de choix pour accélérer les applications de vision par ordinateur. Ceci est d’autant plus vrai pour les CNNs, où les traitements se font naturellement sur un flot de données, rendant les architectures matérielles à base de FPGA d’autant plus pertinentes. Dans ce contexte, cette thèse aborde les problématiques liées à l’implémentation des CNNs sur FPGAs. En particulier, ces travaux visent à améliorer l’efficacité des implantations grâce à deux principales stratégies d’optimisation; la première explore le modèle et les paramètres des CNNs, tandis que la seconde se concentre sur les architectures matérielles adaptées au FPGA. / Deep Convolutional Neural Networks (CNNs) have become a de-facto standard in computer vision. This success came at the price of a high computational cost, making the implementation of CNNs, under real-time constraints, a challenging task.To address this challenge, the literature exploits the large amount of parallelism exhibited by these algorithms, motivating the use of dedicated hardware platforms. In power-constrained environments, such as smart camera nodes, FPGA-based processing cores are known to be adequate solutions in accelerating computer vision applications. This is especially true for CNN workloads, which have a streaming nature that suits well to reconfigurable hardware architectures.In this context, the following thesis addresses the problems of CNN mapping on FPGAs. In Particular, it aims at improving the efficiency of CNN implementations through two main optimization strategies; The first one focuses on the CNN model and parameters while the second one considers the hardware architecture and the fine-grain building blocks.

La pile à combustible (PàC) est une source d’énergie qui produit de l’électricité à partir de l’hydrogène et de l’oxygène.Elles sont très prometteuses pour la production d'énergie électrique. Néanmoins, la PàC souffre encore d’imperfections limitant ainsi sa commercialisation à grande échelle, tout particulièrement pour les applications de transport.C’est pourquoi, l’hybridation des différentes sources d’énergies est devenue une réalité pour les applications non-stationnaires telles que les véhicules tout électriques.Cependant ces applications nécessitent des solutions de gestion de l’énergie fiables prenant en compte toutes les contraintes du système électrique hybride.Par conséquent, le développement de plateforme de validation est nécessaire.Dans ce contexte, le Hardware In the Loop (HIL) est une technique très prometteuse, où une partie d’un système réel peut être remplacée par un système virtuel tout en respectant la communication entre ces sous-systèmes physiques et virtuels.Ce mémoire détaille des modèles dynamiques d'une pile à combustible échangeuse de proton (PEMFC) hybridée à des supercondensateurs.Par ailleurs, on détaille la gestion d’énergie entre ces deux sources, ainsi que le pronostic de la pile basé d’une part d’un filtre de Kalman étendu (EKF) pour l’estimation de l’état de santé (SoH) réel de la pile, et d’autre part, de la méthode Inverse First Order Reliability Method (IFORM) en vue d’estimer la durée de vie utile restante de la pile, tout cela dans une approche Hardware-In-The-Loop (HIL). / The fuel cell is a source of energy that generates electricity from hydrogen and oxygen.They are very promising candidates for the production of electric power.Nevertheless, the fuel cell still suffers from imperfections limiting its commercialization on a full scale, in particular for transport applications.This is the reason why, hybridization of different energy sources has become a reality for non-stationary applications such as all-electric vehicles.However, these applications require reliable energy management solutions that take into account all the constraints of the hybrid electrical system.Therefore, the development of validation platform is necessary.In this context, the Hardware In the Loop (HIL) is a very promising technique, where part of a real system can be replaced by a virtual system while respecting the communication between these physical and virtual subsystems.This document details the dynamic models of a proton exchange membrane fuel cell (PEMFC) associated with supercapacitors.Furthermore, the energy management between these two sources and the prognostic of the fuel cell composed of a extenced Kalman Filter filter (EKF) for the estimation of the real state of health (SoH) of the stack and, on the other hand, of the Inverse First Order Reliability Method (IFORM) in order to estimate the remaining useful life of the stack, all implemented in an FPGA control board in a Hardware-In-The-Loop (HIL) context.

La fiabilité et la sécurité des réseaux de communication nécessitent des composants efficaces pour analyser finement le trafic de données. La diversification des services ainsi que l'augmentation des débits obligent les systèmes d'analyse à être plus performants pour gérer des débits de plusieurs centaines, voire milliers de Gigabits par seconde. Les solutions logicielles communément utilisées offrent une flexibilité et une accessibilité bienvenues pour les opérateurs du réseau mais ne suffisent plus pour répondre à ces fortes contraintes dans de nombreux cas critiques.Cette thèse étudie des solutions architecturales reposant sur des puces programmables de type Field-Programmable Gate Array (FPGA) qui allient puissance de calcul et flexibilité de traitement. Des cartes équipées de telles puces sont intégrées dans un flot de traitement commun logiciel/matériel afin de compenser les lacunes de chaque élément. Les composants du réseau développés avec cette approche innovante garantissent un traitement exhaustif des paquets circulant sur les liens physiques tout en conservant la flexibilité des solutions logicielles conventionnelles, ce qui est unique dans l'état de l'art.Cette approche est validée par la conception et l'implémentation d'une architecture de traitement de paquets flexible sur FPGA. Celle-ci peut traiter n'importe quel type de paquet au coût d'un faible surplus de consommation de ressources. Elle est de plus complètement paramétrable à partir du logiciel. La solution proposée permet ainsi un usage transparent de la puissance d'un accélérateur matériel par un ingénieur réseau sans nécessiter de compétence préalable en conception de circuits numériques. / The reliability and the security of communication networks require efficient components to finely analyze the traffic of data. Service diversification and through put increase force network operators to constantly improve analysis systems in order to handle through puts of hundreds,even thousands of Gigabits per second. Commonly used solutions are software oriented solutions that offer a flexibility and an accessibility welcome for network operators, but they can no more answer these strong constraints in many critical cases.This thesis studies architectural solutions based on programmable chips like Field-Programmable Gate Arrays (FPGAs) combining computation power and processing flexibility. Boards equipped with such chips are integrated into a common software/hardware processing flow in order to balance short comings of each element. Network components developed with this innovative approach ensure an exhaustive processing of packets transmitted on physical links while keeping the flexibility of usual software solutions, which was never encountered in the previous state of theart.This approach is validated by the design and the implementation of a flexible packet processing architecture on FPGA. It is able to process any packet type at the cost of slight resources over consumption. It is moreover fully customizable from the software part. With the proposed solution, network engineers can transparently use the processing power of an hardware accelerator without the need of prior knowledge in digital circuit design.