L'objectif d'amélioration des performances de cellules solaires sur des substrats de silicium cristallin de plus en plus en minces (< 200 µm) est indispensable à la réduction des coûts du module et donc à l'essor du photovoltaïque à l'échelle mondiale. Cette thèse se propose de répondre à la problématique d'amincissement des plaquettes sur substrats monocristallins (Cz) de type p de grande surface (239 cm2 - 180 µm) par le développement d'une structure en face arrière capable de générer un rendement de conversion élevé tout en limitant le degré de complexité du procédé de fabrication de la cellule. La solution explorée est celle des cellules à face arrière passivée et contacts localisés et les schémas de passivation étudiés s'appuient sur l'utilisation d'empilements diélectriques à base d'oxydes de silicium (SiO2) et d'aluminium (Al2O3) couplés au nitrure de silicium (SiNx). Ces travaux ont pour objectif d'optimiser les propriétés de passivation des couches diélectriques tout autant que les briques technologiques nécessaires à leur intégration dans la structure de cellule finale (conditionnement de surface, ablation laser sélective, métallisation par sérigraphie). Le procédé de fabrication résultant a permis d'obtenir des cellules avec un rendement de conversion de 19.1% pour l'empilement SiO2/SiNx. Il est cependant démontré que les limitations des performances de cette structure peuvent être partiellement compensées en introduisant une couche d'alumine, permettant d'atteindre un rendement remarquable de 19.5% (+0.4% par rapport à une structure standard). / Improving the solar cell efficiency on thin wafers (< 200 µm) has become a must in the industry in order to reduce the module cost and enhance the photovoltaics field growth worldwide. This work addresses the issues regarding the thickness reduction of large monocrystalline p-type wafers (239 cm2 - 180 µm) by developing a back side architecture capable of increasing the efficiency while limiting the cell fabrication level of complexity. Thus back passivated and local contacts, also known as PERC-type, solar cells are investigated. Those include passivation schemes relying on the use of dielectric stacks based on silicon oxide (SiO2), aluminum oxide (Al2O3) both coupled with silicon nitride layers (SiNx). This PhD study attempts to carry out an optimization of the passivation properties as well as of the technological steps required for a proper integration in the final cell structure (surface preparation, selective laser ablation, screen-printing metallization). The resulting optimized process led to the fabrication of solar cells displaying an 19.1% conversion efficiency by using SiO2/SiNx layers. Nevertheless it was shown evidence that the limited electrical performances can be overcome by introducing an Al2O3 layer, eventually reaching a remarkable 19.5% efficiency. This represents an absolute gain efficiency of +0.4% compared to the standard full-area Al-BSF solar cell architecture.

Les capteurs d’images cherchent de nos jours non seulement à être performant mais également à être adaptés à leur environnement et à de nouvelles utilisations. On peut évoquer le cas des machines et véhicules autonomes par exemple. En raison de la qualité d’image et son coût, une vaste majorité des applications ont aujourd’hui adopté l’usage des pixels CMOS actifs à photodiodes pincées et à illumination par la face arrière.L’originalité de la solution proposée dans ce manuscrit repose l’intégration d’une photogate, utilisée par les capteurs CCD, au sein d’un pixel CMOS. Son utilisation optimise alors l’espace disponible dans le pixel et diminue le nombre d’implantation nécessaire à sa réalisation. Ce développement a également conduit à l’emploi d’une grille de transfert spécifique. Ces deux nouvelles structures auront toutes les deux été élaborées durant cette thèse notamment à l’aide de simulations et de structures de test.La caractérisation de ce nouveau pixel aura démontré de nombreux atouts : entre autres, l’augmentation de la charge à saturation et la réduction du courant d’obscurité. De plus, l’étude détaillée du courant d’obscurité indique une distribution davantage centrée. Celle-ci permet l’identification de contaminants et une meilleure tenue en température en comparaison à une photodiode classique.De nombreuses perspectives s’offrent à la structure telle que la réduction du pas du pixel ou son utilisation dans un environnement contraint en température. / Nowadays image sensors look neither to be efficient, but rather to be adapted to their environment or to new uses. Autonomous machines and vehicles can be mentioned for instance. Because of image quality and cost, a large majority of applications employs CMOS pixels and pinned back-side illuminated photodiodes.The originality of the solution proposed in this manuscript relies on the integration of a photogate, used by CCD sensors, inside a CMOS pixel. Its use optimize the available space inside the pixel and decrease the number of implantation needed to its realization. This development has also led to the use of specific transfer gate. Both structures have been created during this thesis and designed using simulation and specific test structures.The characterization of the developed pixel demonstrate many assets such as an increase of saturation charges and a reduction of dark current. Furthermore, a detailed study of the dark currant indicates a more gathered pixel distribution, allowing the identification of contaminants and a better temperature handling in comparison to a classical photodiode.The proposed structure offers many perspectives such as reduction of the pixel pitch or its potential use in an environment with a temperature constraint.

La mise à l'échelle de la technologie CMOS classique augmente les performances des circuits numériques grâce à la possibilité d'incorporation de composants de circuit supplémentaires dans la même zone de silicium. La technologie FDSOI 28nm de ST Microélectroniques est une stratégie d'échelle innovante qui maintient une structure de transistor planaire et donc une meilleure performance sans augmentation des coûts de fabrication de puces pour les applications basse tension. Il est important de s'assurer que l'augmentation des fonctionnalités et des performances ne se fasse pas au détriment de la fiabilité réduite, ce qui est assuré en répondant aux exigences des normes internationales ISO26262 pour les applications critiques dans les environnements automobile et industriel. Les entreprises de semi-conducteurs, pour se conformer à ces normes, doivent donc présenter des capacités d'estimation de la fiabilité au stade de la conception du circuit, qui est pour l'instant évaluer qu'après la fabrication d'un circuit numérique. Ce travail se concentre sur le vieillissement des standard cell et des circuits numériques avec le temps sous l'influence du mécanisme de dégradation du NBTI pour une large gamme de variations de processus, de tension et de température (PVT) et la compensation de vieillissement avec l'application de la tension à la face arrière (Body-Bias). L'un des principaux objectifs de cette thèse est la mise en place d'une infrastructure d'analyse de fiabilité composée d'outils logiciels et d'un modèle de vieillissement dans un cadre industriel d'estimation du taux de défaillance des circuits numériques au stade de la conception des circuits développés en technologie ST 28nm FDSOI. / Scaling of classical CMOS technology provides an increase in performance of digital circuits owing to the possibility of incorporation of additional circuit components within the same silicon area. 28nm FDSOI technology from ST Microelectronics is an innovative scaling strategy maintaining a planar transistor structure and thus provide better performance with no increase in silicon chip fabrication costs for low power applications. It is important to ensure that the increased functionality and performance is not at the expense of decreased reliability, which can be ensured by meeting the requirements of international standards like ISO26262 for critical applications in the automotive and industrial settings. Semiconductor companies, to conform to these standards, are thus required to exhibit the capabilities for reliability estimation at the design conception stage most of which, currently, is done only after a digital circuit has been taped out. This work concentrates on Aging of standard cells and digital circuits with time under the influence of NBTI degradation mechanism for a wide range of Process, Voltage and Temperature (PVT) variations and aging compensation using backbiasing. One of the principal aims of this thesis is the establishment of a reliability analysis infrastructure consisting of software tools and gate level aging model in an industrial framework for failure rate estimation of digital circuits at the design conception stage for circuits developed using ST 28nm FDSOI technology.

Des spécificités de la technologie SOI partiellement désertée (PD-SOI), comme son gain en vitesse, et l'isolation diélectrique des transistors, sont intéressantes pour la conception d'interfaces entrées/sorties. Toutefois, l'emploi de cette technologie conduit à des phénomènes indésirables tels que l'effet d'histoire, une consommation statique accrue et l'effet d'auto-échauffement. Dans ce travail, une analyse de ces effets a été menée. L'influence de l'auto-échauffement s'est révélée négligeable. Un schéma électrique employant un mécanisme de polarisation active a été proposé afin de supprimer l'effet d'histoire et de contrôler la consommation statique tout en conservant un gain en vitesse. Le circuit de test, en 65nm PDSOI de STMicroelectronics, montre que la solution proposée permet d'améliorer la gigue du temps de propagation lors d'une transmission. La deuxième partie de ce travail s'intéresse à la technologie SOI totalement désertée (FDSOI). Cette dernière apporte un meilleur contrôle électrostatique des transistors et un degré de liberté supplémentaire en conception par le contrôle de leurs tensions de seuil via la face arrière. Dans un premier temps, cette caractéristique a été validée pour les entrées/sorties sur un circuit fabriqué en 28nm FDSOI de STMicroelectronics. Elle a été ensuite exploitée pour la calibration de l'impédance de sortie d'une interface LPDDR2 et la compensation des fluctuations environnementales. La solution proposée dans ce travail tire profit de la modulation par face arrière pour réaliser la calibration durant la transmission, contrairement à l'état de l'art, ce qui a pour effet d'augmenter la bande passante.

Ces dix dernières années, la miniaturisation des transistors MOS en technologie planaire sur silicium massif connait une augmentation considérable des effets parasites liés à la réduction de la longueur du canal. Ces effets canaux courts ont pour conséquence de dégrader les performances des transistors, rendant les circuits moins efficaces énergétiquement et plus sensibles aux phénomènes de fluctuations des procédés de fabrication. Ainsi, cette technologie fait face à une vraie barrière pour les noeuds inférieurs à 32nm.Pour répondre aux besoins des dispositifs mobiles alliant hautes performances et basse consommation, la technologie planaire sur isolant complètement désertée (FD-SOI pour Fully depleted Silicon-On-Insulator) apparaît comme une solution adaptée. En effet, grâce à son film de silicium mince et non dopé, le transistor MOS dispose d’un meilleur contrôle électrostatique du canal et d’une faible variabilité de sa tension de seuil. De plus, cette technologie offre la possibilité de moduler la tension de seuil des transistors grâce à une polarisation étendue à ±3V des caissons situés sous la fine couche d’oxyde enterré. Ainsi, cette spécificité apporte aux concepteurs de circuits intégrés un levier supplémentaire permettant de moduler les performances d’un circuit ainsi que d’en optimiser son efficacité énergétique.Le travail de recherche de thèse présenté dans ce mémoire a contribué au développement de la plateforme technologique FD-SOI pour les noeuds 28 puis 14nm. Dans un premier temps, l’exploitation d’un chemin critique extrait d’un coeur de processeur ARM Cortex-A9 a permis d’évaluer à la fois les gains intrinsèques apportés par la technologie FD-SOI ainsi que ceux produits par la modulation de la tension de seuil des transistors par polarisation du substrat. Cette technique permet ainsi de diviser jusqu’à 50 fois le courant statique d’un circuit lorsqu’il est inactif, ou encore par 2 l’énergie totale nécessaire à fréquence constante. Ces nombreuses analyses ont permis, dans un second temps, de proposer plusieurs solutions de conception visant une nouvelle fois à optimiser l’efficacité énergétique des circuits intégrés. Parmi celles-ci, la conception d’une structure à caisson unique permet notamment de résoudre les difficultés de co-intégration multi-VT classique, présentes en FD-SOI. Cette approche offre également aux concepteurs une solution performante pour les circuits fonctionnant avec une très large gamme de tensions d’alimentation. En effet, à l’aide d’une seule tension de substrat, les transistors n et p-MOS peuvent être simultanément rééquilibrés permettant ainsi de réduire fortement la tension minimale d’alimentation du circuit. / Over the last ten years, the scaling of MOSFETs in bulk planar technology is experiencing a significant increase in parasitic phenomenon driven by the reduction of the transistor channel length. These short-channel effects lead to the degradation of transistor performances, making circuits less energy efficient and more sensitive to the manufacturing process fluctuations. Therefore, this technology faces a real barrier for nodes beyond 32nm.To meet the needs of mobile devices, combining high performances and low power consumption, the planar fully depleted silicon-on-insulator (FD-SOI) technology appears to be a suitable solution. Indeed, thanks to its thin-film of silicon and an undoped channel, MOS transistors have an excellent short-channel electrostatic control and a low variability of the threshold voltage given by an immunity to random dopant fluctuation. In addition, this compelling technology enables to adjust the threshold voltage of transistors by applying a wide ±3V back-bias voltage on Wells. Thus, this specific FD-SOI feature brings to IC designers an additional lever to modulate the performance and to optimize the energy efficiency of circuits.The research work presented in this thesis has contributed to the development of FD-SOI technology platform for the 28 and 14nm nodes. Initially, a critical path extracted from an ARM Cortex-A9 processor was used to assess both the intrinsic gains provided by the FD-SOI technology and those produced by modulating the back-bias voltages. This technique enables to divide by up to 50 times the static current of circuits in standby mode, or by 2 the total energy consumption at same frequency. In the second phase, several design solutions are proposed in order to optimize the energy efficiency of circuits again. Among these, the design of a single-Well structure enables to solve the conventional multi-VT co-integration issue, occurring in FD-SOI. Moreover, this novel approach also offers an efficient solution for integrated circuits operating over a wide supply voltage range. Indeed, thanks to a single back-bias voltage, both n and p-MOS transistors could be easily balanced enabling an outstanding minimal supply voltage.

Grâce à l'explosion du marché grand public des smartphones et tablettes, les capteurs d'image CMOS ont bénéficiés de développements technologiques majeurs leur permettant de rivaliser voir même de devancer les performances des capteurs CCD. En parallèle, dans les domaines de l'aérospatial ou de l'imagerie médicale, des capteurs CMOS ont également été développés pour des applications à fortes valeurs ajoutées avec des technologies reconnues pour leur robustesse en environnement ionisant. Le travail de cette thèse a pour but de réunir dans une même architecture de pixel les dernières avancées technologiques développées pour les capteurs grands publics avec une solution novatrice de durcissement aux rayonnements ionisants récemment développée chez STMicroelectronics. Pour la première fois, cette nouvelle architecture de pixel de 1,4µm de côté et éclairée par la face arrière intègre une photodiode pincée verticale à collection de trous, une chaine de lecture composée de transistors PMOS et des tranchées d'isolation profondes à passivation passive ou active. Ce type de pixel a été conçu à l'aide de simulations TCAD en trois dimensions qui ont permis d'optimiser l'intégration de procédés pour sa fabrication. Il a été caractérisé et comparé à un pixel équivalent de type N avant et après irradiation par rayonnement gamma. Le pixel développé au cours de cette thèse présente intrinsèquement un plus faible courant d'obscurité que son homologue de type N et une meilleure résistance aux radiations. La passivation active des tranchées d'isolation profondes permet d'atténuer fortement l'impact des dégradations habituellement observées au niveau des interfaces Si/SiO2 et s'avère donc prometteuse en environnement ionisant. Des mécanismes intrinsèquement différents de formation de pixels blancs sous irradiation ont été mis en évidence pour les pixels de type P et de type N. Enfin, les technologies de l'éclairement par la face arrière et de la photodiode verticale contribuent chacune à la bonne efficacité quantique du pixel ainsi qu'à sa capacité de stockage importante / Thanks to the growing smartphones and tablets consumer markets, CMOS image sensors have benefited from major technology developments and are able to rival with and even outperform CCD sensors. In parallel, for spatial and medical imaging applications, CMOS sensors have been developed using technologies recognized for their robustness in harsh ionizing environment. This Ph.D. thesis work aims at combining in one single pixel architecture the latest technology developments driven by consumer applications with a novel solution for radiation hardening recently developed at STMicroelectronics. For the first time, this innovative back-side illuminated pixel architecture integrates within a 1.4µm pitch a vertical pinned photodiode based on hole-collection, a PMOS readout chain and deep trench isolation with either passive or active interface passivation. This pixel has been developed using 3D-TCAD simulations allowing fast and efficient optimization of its fabrication process. Through a series of electro-optical characterizations, we have compared its performances to its N-type equivalent before and after irradiation with gamma rays. The pixel developed during this thesis exhibits intrinsically lower level of dark current than its N-type counterpart and improved radiation hardness. Active passivation of deep trench isolation greatly decreases the impact of degradations usually observed at Si/SiO2 interfaces and therefore shows very promising results in ionizing environment. Evidence of intrinsically different mechanisms of white pixel formation under irradiation for N-type and P-type pixels have been presented. Finally, back-side illumination technology and the vertical photodiode both contribute to the pixel’s high full well capacity and good quantum efficiency

Ces travaux se sont consacrés à l’étude de l’intégration du silicium poreux au procédé de fabrication des TRIACs. Ce matériau a pour but d’optimiser les structures actuelles du point de vue de leur périphérie. Son utilisation en tant que terminaison de jonction pourrait ouvrir la voie à une diminution de la taille des puces et donc augmenter la quantité de puces par wafer. Le silicium poreux est intégré aux périphéries des TRIACs par gravure électrochimique dans du silicium faiblement dopé n (30−40 Ω.cm). Pour assurer le bon déroulement de la réaction et ce dans un cadre industriel, la technique d’injection de trous depuis une jonction p+/n est étudiée. L’influence des paramètres d’anodisation dans ces conditions est analysée. Une double couche composée de silicium macroporeux rempli de silicium mésoporeux et surmonté d’une couche de nucléation a été obtenue. Le silicium poreux est localisé dans la périphérie des TRIACs. Des mesures de tenue en tension d’une jonction p/n présentant cette terminaison à base de silicium poreux ont été évaluées et ont montrées des tenues en tension dix fois supérieures à la même structure sans silicium poreux. Toutefois, des perspectives d’amélioration sont proposées car ces résultats restent insuffisants. / The integration of porous silicon to TRIACs process is studied. The aim of this material is to optimize current structures dedicated to electrical insulation of those components namely the periphery. The use of porous silicon as junction termination could allow the increase of the number of die per wafer. Porous silicon is integrated to TRIAC peripheries by electrochemical etching in low doped n type silicon (30−40 Ω.cm). Hole injection from a p+/n junction is studied to determine the performance of the reaction as part of an industrial microelectronic process. The reaction parameters are studied in those conditions. A double layer consisting in a macroporous layer fully filled with mesoporous silicon and surmounted by a nucleation layer, is obtained. Porous silicon formation is limited to TRIAC peripheries. Voltage withstand of a p/n junction with porous silicon termination shows values ten times higher than the same structure without this insulator. Nevertheless, prospects of improvement are suggested because those results are insufficient.

Des spécificités de la technologie SOI partiellement désertée (PD-SOI), comme son gain en vitesse, et l'isolation diélectrique des transistors, sont intéressantes pour la conception d'interfaces entrées/sorties. Toutefois, l'emploi de cette technologie conduit à des phénomènes indésirables tels que l'effet d'histoire, une consommation statique accrue et l'effet d'auto-échauffement. Dans ce travail, une analyse de ces effets a été menée. L'influence de l'auto-échauffement s'est révélée négligeable. Un schéma électrique employant un mécanisme de polarisation active a été proposé afin de supprimer l'effet d'histoire et de contrôler la consommation statique tout en conservant un gain en vitesse. Le circuit de test, en 65nm PDSOI de STMicroelectronics, montre que la solution proposée permet d'améliorer la gigue du temps de propagation lors d'une transmission. La deuxième partie de ce travail s'intéresse à la technologie SOI totalement désertée (FDSOI). Cette dernière apporte un meilleur contrôle électrostatique des transistors et un degré de liberté supplémentaire en conception par le contrôle de leurs tensions de seuil via la face arrière. Dans un premier temps, cette caractéristique a été validée pour les entrées/sorties sur un circuit fabriqué en 28nm FDSOI de STMicroelectronics. Elle a été ensuite exploitée pour la calibration de l'impédance de sortie d'une interface LPDDR2 et la compensation des fluctuations environnementales. La solution proposée dans ce travail tire profit de la modulation par face arrière pour réaliser la calibration durant la transmission, contrairement à l'état de l'art, ce qui a pour effet d'augmenter la bande passante. / The characteristics of Partially-Depleted SOI (PD-SOI) technology, as its speed improvement and the dielectric isolation of the transistors, turn to be interesting for input/output interface. However, using this technology leads to side effects, such as history effect, higher static consumption and self-heating effect. In this work, an analysis of these effects was carried out. Self-heating appears to be negligible. To address the two other effects, a solution with active body control has been proposed in order to suppress the history effect and to reduce the static consumption while keeping the speed improvement. The test chip, processed in PDSOI 65nm from STMicroelectronics, shows that the proposed solution improves the jitter during transmission. The second part of this work involves Fully-Depleted SOI (FD-SOI) technology. This technology brings a better electrostatic control of transistors and an additional degree of freedom for circuit design, thanks to threshold voltage control through back biasing. First, this feature has been validated on input/output circuit processed in FD-SOI 28nm from STMicroelectronics. Then, back biasing has been exploited for output impedance calibration and for environmental fluctuation compensation, based on LPDDR2 standard. The proposed solution in this work takes benefit of the impedance modulation through back biasing in order to perform the calibration during transmission, as opposed to the state-of-the-art techniques. Thus, the overall communication data rate increases.

La conception des futures générations de capteurs d'images CMOS, nécessite l'intégration de structures 3D telles que les tranchées profondes d'isolation, ou encore l'adoption de nouvelles architectures telles que les capteurs d'images à illumination face arrière. Cependant, l'intégration de telles architectures engendre l'apparition de nouvelles interfaces Si/SiO2, pouvant être la source d'un fort courant d'obscurité Idark, dégradant considérablement les performances électro-optiques du capteur. Ainsi, dans le but d'éliminer le Idark et d'augmenter l'efficacité de collecte et de confinement des photoporteurs au sein de la photodiode, la passivation de ces interfaces par l'introduction d'une jonction fortement dopée a été étudiée. D'une part, la passivation de la face arrière a été réalisée par implantation ionique activée par recuit laser pulsé. Grâce à un traitement très court et localisé, le recuit laser a démontré sa capacité à réaliser des jonctions minces et très abruptes. Une très bonne qualité cristalline ainsi que des taux d'activation avoisinant les 100% ont pu être atteint dans le mode fusion. Le mode sous-fusion quant à lui permet d'obtenir des résultats prometteurs en multipliant le nombre de tir laser. Les résultats électriques ont permis de distinguer les conditions optimales d'implantation et de recuit pour l'achèvement d'un faible niveau de Idark comparable à la référence en vigueur ainsi qu'une bonne sensibilité. Le deuxième axe d'étude s'est intéressé à la passivation des flancs des DTI par épitaxie sélective dopée in-situ. Des dépôts très uniformes de la cavité accompagnés d'une très bonne conformité de dopage le long des tranchées ont pu être réalisés. Les résultats sur lot électrique ont montré un très faible niveau de Idark supplantant la référence en vigueur / In order to maintain or enhance the electro-optical performances while decreasing the pixel size, advanced CMOS Image Sensors (CIS) requires the implementation of new architectures. For this purpose, deep trenches for pixel isolation (DTI) and backside illumination (BSI) have been introduced as ones of the most promising candidates. The major challenge of these architectures is the high dark current level (Idark) due to the generation/recombination centers present at both, DTI sidewalls and backside surfaces. Therefore, the creation of very shallow doped junctions at these surfaces reducing Idark and further crosstalk by drifting the photo-generated carriers to the photodiode region appears as key process step for introducing these architectures. For the backside surface passivation, a very shallow doped layer can be achieved by low-energy implantation followed by very short and localized heating provided by pulsed laser annealing (PLA). In the melt regime, box-shaped profiles with activation rates close to 100% and excellent crystalline quality have been achieved. The non-melt regime shows some potential, especially for multiple pulse conditions. In the optimal process conditions, very low level of Idark comparable to the standard reference has been achieved. In the other side, the passivation of DTI sidewalls has been performed by in-situ doped Epitaxy. Deposited layers with good uniformity and doping conformity all along the DTI cavity have been achieved. The electrical results show Idark values lower than the standard reference