Neste trabalho, é apresentada uma análise da operação analógica de transistores de múltiplas portas, avaliando a tensão Early, o ganho de tensão em malha aberta, a razão da transcondutância pela corrente de dreno (gm/IDS), a condutância de dreno e, em especial, a distorção harmônica, exibida por estes dispositivos. Ao longo deste trabalho, foram estudados FinFETs, dispositivos de porta circundante (Gate-All-Around GAA) com estrutura de canal gradual (Graded-Channel GC) e transistores MOS sem junções (Junctionless - JL). Inicialmente, foi efetuada a análise da distorção harmônica apresentada por FinFETs com e sem a presença de tensão mecânica biaxial, com diversas larguras de fin (Wfin) e comprimentos de canal (L), quando estes operavam em saturação, como amplificadores de um único transistor. Nesta análise, as não-linearidades foram avaliadas através da extração das distorções harmônicas de segunda e terceira ordens (HD2 e HD3, respectivamente), mostrando que a presença de tensão mecânica tem pouca influência em HD2, mas altera levemente a HD3. Quando os ganhos de tensão em malha aberta dos dispositivos são levados em conta, transistores sem tensão, também chamados de convencionais, mais estreitos apresentam grande vantagem em termos de HD2 em relação aos tensionados. Ainda nesta análise, percebeu-se que HD2 e HD3 de transistores tensionados pioram com a redução da temperatura, especialmente em inversão mais forte. Na seqüência, foi efetuada uma análise de HD3 em FinFETs com e sem tensão mecânica de vários comprimentos e larguras de canal, operando em região triodo e aplicados a estruturas balanceadas 2-MOS, mostrando que presença de tensão mecânica traz pouca influência em HD3, mas reduz a resistência do canal dos dispositivos (RON), o que não é bom em estruturas resistivas, como as avaliadas. Nesta análise, ainda, pode-se perceber uma melhora em HD3 superior a 30 dB ao se incrementar VGT de zero a 1,0 V, em cuja tensão dispositivos mais estreitos apresentam curvas mais lineares que os mais largos. Então, foi estudada a distorção apresentada por transistores GAA e GC GAA operando em regime triodo, aplicados a estruturas 2-MOS, onde se pôde perceber que GC GAAs com maiores comprimentos da região fracamente dopada apresentam vantagem em HD3 em relação aos demais, para valores de VGT superiores a 2 V. Na avaliação destas estruturas em função da temperatura, percebeu-se que, para VGT superiores a 1,1 V, HD3 depende fortemente da temperatura e piora conforme a temperatura diminui. O estudo envolvendo transistores sem junções foi mais focado em seus parâmetros analógicos, comparando-os aos apresentados por dispositivos de porta tripla ou FinFETs. Em inversões moderada e forte, transistores sem junção apresentaram menores valores para gm/IDS em relação a dispositivos de FinFETs polarizados em um mesmo nível de corrente, entretanto, a dependência de gm/IDS com a temperatura em transistores sem junção também foi menor que a apresentada por FinFETs. JL e FinFETs apresentaram comportamentos distintos para a tensão Early e o ganho de tensão em malha aberta em função da temperatura. Estes parâmetros sempre melhoram com o aumento da temperatura em dispositivos JL, enquanto que exibem seu máximo valor em temperatura ambiente em FinFETs. Nas proximidades da tensão de limiar, transistores sem junção com largura de fin de 30 nm exibiram tensão Early e ganho superiores a 80 V a 57 dB, respectivamente, enquanto que FinFETs mostraram Tensão Early de 35 V e ganho de 50 dB. Em todos os estudos efetuados ao longo do trabalho, procurou-se apontar as causas das não-linearidades apresentadas pelos dispositivos, a partir de modelos analíticos que pudessem relacionar a física de funcionamento dos transistores com os resultados experimentalmente obtidos. / In this work it is presented an analysis of the analog operation of multiple gate transistors, evaluating the Early Voltage, the open-loop voltage gain, the transconductance over the drain current ratio (gm/IDS), the drain conductance and, especially, the harmonic distortion exhibited by these devices. Along the work, FinFETs, Gate-All-Around (GAA) devices with the Graded-Channel (GC) structure and MOS transistors without junctions (Junctionless - JL) were studied. Initially, an analysis of the harmonic distortion presented by conventional and biaxially strained FinFETs with several fin widths (Wfin) and channel lengths (L) was performed, when these devices were operating in saturation as single transistor amplifiers. In this analysis, the non-linearities were evaluated through the extraction of the second and the third order harmonic distortions (HD2 and HD3, respectively), and it was shown that the presence of strain has negligible influence in HD2, but slightly changes HD3. When the open loop voltage gain of the devices is taken into consideration, narrower conventional transistors present a huge advantage with respect to the strained ones in terms of HD2. Also, it was perceived that both HD2 and HD3 of strained FinFETs worsen with the temperature decrease, especially in stronger inversion. In the sequence, an analysis of the HD3 presented by conventional and strained FinFETs of several fin widths and channel lengths operating in the triode regime was performed. These devices were applied to 2-MOS balanced structures, showing that the presence of the strain does not influence significantly the HD3, but reduces the resistance in the channel of the transistors (RON), which is not good for resistive structures as the ones evaluated. In this analysis, it can also be observed an HD3 improvement of 30 dB when VGT is increased from zero up to 1,0 V, where narrower devices present transfer characteristics more linear than the wider ones. Then, it was studied the distortion presented by GAA and GC GAA devices operating in the triode regime, applied to 2-MOS structures. In this case, it could be perceived that GC GAAs with longer lightly doped regions present better HD3 in comparison to the other devices for VGT higher than 2.0 V. In the evaluation of these structures as a function of the temperature, it could be seen that for VGT higher than 1.1 V, HD3 strongly depends on the temperature and worsens as the temperature decreases. The study involving JL transistors was focused on their analog parameters, comparing them to the ones presented by triple gate devices or FinFETs. In moderate and strong inversions, Junctionless showed lower values for gm/IDS with respect to triple gate devices biased at a similar current level. However, the dependence of gm/IDS from Junctionless with the temperature was also smaller than the one presented by FinFETs. Junctionless and FinFETs exhibited distinct behaviors for the Early voltage and the open-loop voltage gain as a function of the temperature. These parameters always improve with the temperature raise in JL devices whereas they exhibit their maximum values around room temperatures for FinFETs. In the proximity of the threshold voltage, Junctionless with fin width of 30 nm presented Early voltage and intrinsic gain larger than 80 V and 57 dB, respectively, whereas FinFETs exhibited Early voltage of 35 V and gain of 50 dB. For all the studies performed in this work, the probable causes of the non-linearities were pointed out, from analytic models that could correlate the physical work of the devices with the experimental results.

Les contraintes imposées par la roadmap technologique nanométrique imposent aux fabricants de microélectronique une réduction de la variabilité de fabrication mais également de durcissement vis-à-vis des erreurs logiques induits par l’environnement radiatif naturel afin d’assurer un haut niveau de fiabilité. Certains travaux ont mis en évidence l'influence de la variabilité de fabrication et SET sur les circuits basés sur les technologies FinFET. Cependant jusqu’à lors, aucune approche pour les atténuer n’ont pu être présenté pour les technologies FinFET. Pour ces raisons, du point de vue de la conception, des efforts considérables doivent être déployés pour comprendre et réduire les impacts générés par ces deux problématiques de fiabilité. Dans ce contexte, les contributions principales de cette thèse sont: 1) étudier le comportement des cellules logiques FinFET en fonction des variations de fabrication et des effets de rayonnement; 2) évaluer quatre approches des durcissement au niveau du circuit afin de limiter les effets de variabilité (work-function fluctuation, WFF) de fabrication et des soft errors (SE); 3) fournir une comparaison entre toutes les techniques appliquées dans ce travail; 4) proposer le meilleur compromis entre performance, consommation, surface, et sensibilité aux corruptions de données et erreurs transitoires. Transistor reordering, decoupling cells, Schmitt Trigger, et sleep transistor sont quatre techniques prometteuses d’optimisation au niveau de circuit, explorées dans ce travail. Le potentiel de chacune d'elles pour rendre les cellules logiques plus robustes vis-à-vis variabilité de fabrication et de SE a été évalué. Cette thèse propose également une estimation des tendances comportementales en fonction du niveau de variabilité, des dimensionnements des transistors et des caractéristiques énergétique de particule ionisante comme transfert d'énergie linéaire. Lors de cette thèse, la variabilité de fabrication a été évaluée par des simulations Monte Carlo (MC) avec une WFF modélisé par une fonction Gaussienne utilisant le SPICE. La susceptibilité SE a été estimée à partir de d’outil de génération MC de radiations, MUSCA SEP3. Cet outil est basé sur des calculs MC afin de rendre compte des caractéristiques de l’environnement radiatif du design et des paramètres électriques des composants analysés. Les approches proposées par cette thèse améliorent l'état-de-l'art actuel en fournissant des options d’optimisation au niveau du circuit pour réduire les effets de variabilité de fabrication et la susceptibilité aux SE. La Transistor reordering peut augmenter la robustesse des cellules logiques pour une variabilité allant jusqu’à 8%, cependant cette approche n’est pas idéale pour la mitigation des SE. L’utilisation de decoupling cells permet de meilleurs résultats pour le contrôle de la variabilité de consommation avec des niveaux de variation supérieurs à 4%, et atténuant jusqu'à 10% la variabilité du délai pour la variabilité de fabrication de 3% de la WFF. D’un point de vue SE, cette technique permet une diminution de 10% de la sensibilité des cellules logiques étudiées. L’utilisation de structure Schmitt Triggers en sortie de cellule logique permet une amélioration allant jusqu’à 5% de la sensibilité à la variabilité de fabrication. Enfin, l’utilisation de sleep transistors améliore la variabilité de fabrication d'environ 12% pour 5% de WFF. La variabilité du délai dépend de la manière dont les transistors sont disposés au circuit. Cette méthode permet une immunité totale de la cellule logique y compris en régime near-threshold. En résumé, la meilleure approche de mitigation de la variabilité de fabrication semble être l’utilisation de structure Schmitt Triggers alors que l’utilisation de sleep transistors est le plus adapté pour l’optimisation de SE. Ainsi, selon les applications et contraintes, la méthode de durcissement par sleep transistors semble proposer le meilleur compromis. / Process variability mitigation and radiation hardness are relevant reliability requirements as chip manufacturing advances more in-depth into the nanometer regime. The parameter yield loss and critical failures on system behavior are the major consequences of these issues. Some related works explore the influence of process variability and single event transients (SET) on the circuits based on FinFET technologies, but there is a lack of approaches to mitigate them. For these reasons, from a design standpoint, considerable efforts should be made to understand and reduce the impacts introduced by reliability challenges. In this regard, the main contributions of this PhD thesis are to: 1) investigate the behavior of FinFET logic cells under process variations and radiation effects; 2) evaluate four circuit-level approaches to attenuate the impact caused by work-function fluctuations (WFF) and soft errors (SE); 3) provide an overall comparison between all techniques applied in this work; 4) trace a trade-off between the gains and penalties of each approach regarding performance, power, area, SET cross-section, and SET pulse width. Transistor reordering, decoupling cells, Schmitt Triggers, and sleep transistors are the four circuit-level mitigation techniques explored in this work. The potential of each one to make the logic cells more robust to the process variability and radiation-induced soft errors are assessed comparing the standard version results with the design using each approach. This PhD thesis also establishes the mitigation tendency when different levels of variation, transistor sizing, and radiation particles characteristics such as linear energy transfer (LET) are applied in the design with these techniques.The process variability is evaluated through Monte Carlo (MC) simulations with the WFF modeled as a Gaussian function using SPICE simulation while the SE susceptibility is estimated using the radiation event generator tool MUSCA SEP3 (developed at ONERA) also based on a MC method that deals both with radiation environment characteristics, layout features and the electrical properties of devices. In general, the proposed approaches improve the state-of-the-art by providing circuit-level options to reduce the process variability effects and SE susceptibility, at fewer penalties and design complexity. The transistor reordering technique can increase the robustness of logic cells under process variations up to 8%, but this method is not favorable for SE mitigation. The insertion of decoupling cells shows interesting outcomes for power variability control with levels of variation above 4%, and it can attenuate until 10% the delay variability considering manufacturing process with 3% of WFF. Depending on the LET, the design with decoupling cells can decrease until 10% of SE susceptibility of logic cells. The use of Schmitt Triggers in the output of FinFET cells can improve the variability sensitivity by up to 50%. The sleep transistor approach improves the power variability reaching around 12% for WFF of 5%, but the advantages of this method to delay variability depends how the transistors are arranged with the sleep transistor in the pull-down network. The addition of a sleep transistor become all logic cells studied free of faults even at the near-threshold regime. In this way, the best approach to mitigate the process variability is the use of Schmitt Triggers, as well as the sleep transistor technique is the most efficient for the SE mitigation. However, the Schmitt Trigger technique presents the highest penalties in area, performance, and power. Therefore, depending on the application, the sleep transistor technique can be the most appropriate to mitigate the process variability effects.

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

Submitted by Caroline Xavier (caroline.xavier@pucrs.br) on 2017-09-11T13:09:26Z No. of bitstreams: 1 DIS_GUILHERME_CARDOSO_MEDEIROS_COMPLETO.pdf: 10767866 bytes, checksum: f8ce0a0593916dec149c9417c21ff36e (MD5) / Made available in DSpace on 2017-09-11T13:09:26Z (GMT). No. of bitstreams: 1 DIS_GUILHERME_CARDOSO_MEDEIROS_COMPLETO.pdf: 10767866 bytes, checksum: f8ce0a0593916dec149c9417c21ff36e (MD5) Previous issue date: 2017-08-17 / Coordena??o de Aperfei?oamento de Pessoal de N?vel Superior - CAPES / Miniaturiza??o tem sido adotada como o principal objetivo da ind?stria de Circuitos Integrados (CIs) nos ?ltimos anos, uma vez que agrega muitos benef?cios tais como desempenho, maior densidade, e baixo consumo de energia. Junto com a miniaturiza??o da tecnologia CMOS, o aumento na quantidade de dados a serem armazenados no chip causaram a amplia??o do espa?o ocupado por mem?rias do tipo Static Random-Access Memory (SRAM) em System-on-Chips (SoCs). Tal miniaturiza??o e evolu??o da nanotecnologia proporcionou muitas revolu??es na ind?stria de semicondutores, tornando necess?rio tamb?m a melhoria no processo de fabrica??o de CIs. Devido a sensibilidade causada pela miniaturiza??o e pelas variabilidades de processo de fabrica??o, eventuais defeitos introduzidos durante fabrica??o podem danificar o CI, afetando o n?vel de confiabilidade do CI e causando perdas no rendimento por die fabricado. A miniaturiza??o adotada pela ind?stria de semicondutores impulsionou a pesquisa de novas tecnologias visando a substitui??o de transistores do tipo CMOS. Transistores FinFETs, devido a suas propriedades el?tricas superiores, emergiram como a tecnologia a ser adotada pela ind?stria. Com a fabrica??o de mem?rias utilizando a tecnologia FinFET, surge a preocupa??o com testes de mem?ria, uma vez que modelos de falhas e metodologias de teste utilizados para tecnologias planares podem n?o ser suficientes para detectarem todos os defeitos presented em tecnologias multi-gate. Uma vez que esta nova tecnologia pode ser afetada por novos tipos de falhas, testes que dependem da execu??o de opera??es, m?todos de endere?amento, checagem de padr?es, e outros tipos de condi??es de est?mulo, podem deixar de serem estrat?gias confi?veis para o teste dos mesmos. Neste contexto, este trabalho de mestrado prop?e uma metodologia baseada em hardware para testar mem?rias em FinFET que monitore par?metros do bloco de mem?ria e gere sinais baseados nessas caracter?sticas. Atrav?s do uso de sensores que monitoram os par?metros do circuito (como consumo de corrente, tens?o nas bit lines) e detectam mudan?as dos padr?es monitorados, os sensores criam pulsos que representam essas varia??es. Esses pulsos s?o modulados usando t?cnicas de modula??o. Uma vez que defeitos resistivos alteram os par?metros monitorados, c?lulas afetadas por esses defeitos apresentam diferentes sinais modulados, validando a metodologia proposta e permitindo a detec??o destes defeitos e consequentemente aumentando o yield de fabrica??o e a confiabilidade do circuito ao longo da sua vida. A metodologia baseada em hardware proposta neste trabalho foi implementada utilizando sensores integrados no pr?prio CI, e foi dividida em duas abordagens: monitoramento de consumo de corrente e monitoramento da tens?o nas bit lines. Cada abordagem foi validada com a inje??o de 12 defeitos resistivos de diferentes naturezas e localiza??es, a ap?s validados considerando diferentes temperaturas de opera??o e o impacto da varia??o de processo de fabrica??o. / Miniaturization has been the industry?s main goal over the last few years, as it brings benefits such as high performance and on-chip integration as well as power consumption reduction. Alongside the constant scale-down of Integrated Circuits (ICs) technology, the increasing need to store more and more information has resulted in the fact that Static Random Access Memories (SRAMs) occupy great part of Systems-on-Chip (SoCs). The constant evolution of nanotechnology brought many revolutions to semiconductors, making it also necessary to improve the integrated circuit manufacturing process. Therefore, the use of new, complex processing steps, materials, and technology has become necessary. The technology-shrinking objective adopted by the semiconductor industry promoted research for technologies to replace CMOS transistors. FinFET transistors, due to their superior electrical properties, have emerged as the technology most probably to be adopted by the industry. However, one of the most critical downsides of technology scaling is related to the non-determinism of device?s electrical parameters due to process variation. Miniaturization has led to the development of new types of manufacturing defects that may affect IC reliability and cause yield loss. With the production of FinFET-based memories, there is a concern regarding embedded memory test and repair, because fault models and test algorithms used for memories based on conventional planar technology may not be sufficient to cover all possible defects in multi-gate memories. New faults that are specific to FinFETs may exist, therefore, current test solutions, which rely on operations executing specific patterns and other stressing conditions, may not stand to be reliable tools for investigating those faults. In this context, this work proposes a hardware-based methodology for testing memories implemented using FinFET technology that monitors aspects of the memory array and creates output signals deriving from the behavior of these characteristics. Sensors monitor the circuit?s parameters and upon changes from their idle values, create pulses that represent such variations. These pulses are modulated applying the pulse width modulation techniques. As resistive defects alter current consumption and bit line voltages, cells affected by resistive defects present altered modulated signals, validating the proposed methodology and allowing the detection of these defects. This further allows to increase the yield after manufacturing and circuit reliability during its lifetime. Considering how FinFET technology has evolved and the likelihood that ordinary applications will employ FinFET-based circuits in the future, the development of techniques to ensure circuit reliability has become a major concern. The presented hardware-based methodology, which was implemented using On-Chip Sensors, has been divided in two approaches: monitoring current consumption and monitoring the voltage level of bit lines. Each approach has been validated by injecting a total of 12 resistive defects, and evaluated considering different operation temperatures and the impact of process variation.

Este trabalho foi realizado tendo como objetivo o estudo do ponto invariante com a temperatura (ZTC - Zero Temperature Coefficient) para transistores com estrutura SOI FinFET em relação aos efeitos de tensionamento e radiação, através da utilização de dados experimentais e de um modelo analítico. Foram analisados primeiramente os parâmetros básicos de tensão de limiar e transcondutância, nos quais está baseado todo o modelo e verificado a influência dos efeitos do tensionamento e da radiação nos mesmos, para analisar o comportamento da tensão de porta no ponto ZTC em dispositivos do tipo n. Foram utilizados dispositivos com três dimensões de largura de aleta (fin) diferentes, 20nm, 120nm e 370nm e comprimento de canal de 150nm e de forma comparativa em dispositivos de 900nm, em quatro lâminas diferentes, sem/com tensionamento e/ou sem/com radiação. A tensão de limiar sofre grande influência do tensionamento, enquanto a radiação tem menor efeito na tensão de limiar na faixa estudada, passando a ter maiores significâncias nos dispositivos tensionados com maior largura de aleta. A transcondutância também sofre maior influência do efeito de tensionamento, sendo neste parâmetro a alteração pelo efeito da radiação muito menor. Contudo estes dois parâmetros geram outros dois parâmetros essenciais para análise do ZTC, que são obtidos através das suas variações em relação a temperatura. A variação da tensão de limiar em relação à temperatura e a degradação da transcondutância também pela temperatura (ou fator c: degradação da mobilidade pela temperatura), influenciam diretamente na eventual variação do ponto de ZTC com a temperatura. Quando estas influências são pequenas ou atuam de forma a compensarem-se mutuamente, resultam em valores de ZTC mais constantes com a temperatura. A tensão de limiar influência direta e proporcionalmente no valor da tensão de ZTC em amplitude, enquanto a degradação da mobilidade (transcondutância) atua mais na constância do ZTC com a temperatura. Com base nestes mesmos parâmetros e com ajustes necessários no modelo foram estudados dispositivos com as mesmas características físicas, porém, do tipo p, onde os resultados encontrados tiveram relação a característica de funcionamento deste outro tipo, ficando claro a inversão da significância dos efeitos quanto a variação da temperatura. O modelo simples e analítico utilizado para o estudo do ZTC foi validado para esta tecnologia, já que foi encontrado valores de erro entre valores experimentais e calculados com um máximo de 13% incluindo toda a faixa de temperatura e a utilização dos efeitos de radiação e tensionamento, tendo mostrado valores discrepantes somente para alguns casos de largura da aleta maiores, que mostraram ter uma pequena condução pela interface canal/óxido enterrado antes da condução na primeira interface, não prevista no modelo. / This work was performed with the aim of the study of the invariant point with temperature (called ZTC - Zero temperature Coefficient) for transistors made with SOI FinFET structure in relation to the mechanical stress and irradiation effects, through of the use of experimental data and an analytical model. Were first analyzed the basics parameters as threshold voltage and transconductance, in which all the model is based and was verified the influence of the mechanical stress and irradiation effects on these parameters, for analyze the gate voltage\'s behavior on ZTC point in n type devices. Were used devices with three different width fin dimensions, 20nm 120nm and 370nm and channel length of 150nm and in a comparative way with 900nm length devices, in four different waffles, with/without mechanical stress and/or with/without irradiation. The threshold voltage suffers big influence from stress, while the irradiation has less effect on the threshold voltage in the studied band, becoming to have more significance on the stressed devices with larger fin width. The transconductance also suffers more influence of the stress effect, being on this parameter the variation caused by irradiation effect smaller. However, these two parameters generate others two essentials parameters for the ZTC analysis, they are obtained through of the previous parameters variation by the temperature. The threshold voltage variation by the temperature and the tranconductance degradation by the temperature (or c factor: mobility degradation by the temperature), influence directly on the eventual variation of the ZTC point by the temperature. When these influences are small or act by the way to compensate mutually, result at ZTC values more constant with the temperature. The threshold voltage influence direct proportionality on the ZTC voltage\'s value at amplitude, while the mobility (transconductance) degradation act more on ZTC stability with the temperature. Based in these same parameters and with necessaries adjusts on the model, were studied devices with the same physic characteristics, but of the p type, where the founded results had relation with the work characteristics of this other type, becoming clear the inversion of significance of the effects by the temperature variation. The simple and analytical model used for the ZTC study was validated for this technology, since it was found error values between experimental data and calculated data with a maximum of 13%, shown discrepant values only for some cases of larger fin widths, that shown to have a small conduction by the channel/buried oxide interface before of the first interface\'s conduction, not previewed in the model.

<br><li>Introduction</li> <br> La réduction des dimensions des composants microélectroniques a été le principal moteur pour l'amélioration des performances, en particulier l'augmentation de la vitesse de commutation et la réduction de la consommation. Actuellement les technologies dites 32 nm sont utilisées dans la production de masse. D'après la loi de Moore, des longueurs de grille de quelques nanomètres, qui représentent une limitation physique pour les transistors MOS, devraient être utilisées dans quelques années. Cependant la simple réduction des dimensions est actuellement en train d'atteindre ses limites car elle soulève divers problèmes.<br> - La fabrication devient plus difficile. Par exemple, les circuits deviennent plus denses et plus complexes. Des difficultés apparaissent pour la lithographie, les interconnexions et les procédés de fabrication.<br> - Dans les transistors à canal long, les équipotentielles sont parallèles à la grille de sorte que le canal est confiné de façon efficace à l'interface. Quand la longueur de grille décroît, la distribution du potentiel est modifiée. Les équipotentielles se déforment en direction du substrat de sorte que le canal n'est plus contrôlé uniquement par la grille. Ce phénomène est à l'origine des effets de canal courts qui se traduisent par le décalage de la tension de seuil, une réduction de la barrière de potentiel source-canal sous l'effet de la tension de drain (DIBL), un percement éventuel, des effets de transport non stationnaire ou de saturation de la vitesse, des effets de porteurs chuads, etc. De ce fait, un changement de perspective est nécessaire pour poursuivre l'augmentation de la densité d'intégration et l'amélioration des performances anticipées par la loi de Moore. De nouveaux concepts sont nécessaires. Ils peuvent être classés de la façon suivante: empilement de grille, substrats silicium sur isolant (SOI), et ingénierie du canal. Sous cette dernière dénomination, nous incluons l'architecture du canal, le choix du matériau et l'ingénierie de la contrainte mécanique.<br> - L'épaisseur de l'oxyde de grille doit décroître pour maintenir un champ électrique suffisant à l'interface. En 2009, la feuille de route ITRS prévoyait à terme une épaisseur effective d'oxyde inférieure à 1 nm. A cette épaisseur, l'oxyde de silicium SiO2 n'assure plus une isolation suffisante et une fuite de grille apparaît par couplage quantique entre la grille et le canal. SiO2 doit donc être remplacé par un diélectrique à plus haute permittivité (diélectrique dit high-k). Par exemple, avec une épaisseur physique de 5nm, un diélectrique dont la permittivité relative vaut 20 peut remplacer 1 nm de SiO2. L'augmentation de l'épaisseur de diélectrique permet alors d'éviter les fuites par effet tunnel à travers la grille. Cependant, ces diélectriques peuvent sont fréquemment sujets à un piégeage du niveau de Fermi à l'interface avec le métal de grille. Intrinsèquement, ils génèrent également des phonons optiques de faible énergie qui peuvent interagir avec les électrons du canal. Avec une grille métallique la forte concentration d'électrons peut cependant écranter ces vibrations dipolaires. Enfin, les tensions de seuil du PMOS et du NMOS dépendent directement des travaux de sortie des matériaux utilisés pour la grille et le choix de l'empilement high-k/métal doit donc être fait en intégrant cette contrainte.<br> - Les substrats SOI sont constitués d'un film de silicium (body), séparé du substrat proprement dit par une couche enterrée de silice (BOX). Les composants sont isolés verticalement ce qui assure un premier niveau de protection contre certains effets parasites qui peuvent apparaître dans les substrats massifs, tels que courant de fuite par le substrat, photo-courant ou déclenchement parasite (latch-up) sous irradiation. L'utilisation d'un substrat SOI permet également de réduire la profondeur des jonctions, le courant de fuite et la capacité de jonction. Selon leur épaisseur, les substrats SOI sont de deux types: partiellement désertés (PD-SOI) ou totalement désertés (FD-SOI). <br> Les substrats PD-SOI utilisent un film silicium relativement épais (tSi > 45 nm). La charge de déplétion sous le canal ne s'étend pas jusqu'au BOX de sorte qu'une partie du film reste neutre et peut collecter les porteurs majoritaires. Si un contact supplémentaire n'est pas introduit pour les évacuer, ce type de substrat est sujet aux effets de body flottant. En effet, lorsqu'un mécanisme tel que l'ionisation par impact génère des porteurs majoritaires, ces derniers sont susceptibles de s'accumuler dans la zone neutre du body et d'induire une polarisation parasite de la jonction source qui provoque l'injection d'un courant en excès, une variation transitoire de la tension de seuil et du potentiel de body. Les substrats FD-SOI on tune épaisseur de silicium plus faible, typiquement inférieure à 20 nm. De ce fait, le film est entièrement déserté et la charge de déplétion est constante. L'excellent couplage entre la grille et le canal améliore els performances en termes de courant de drain, de pente sous le seuil et de temps de réponse à une variation de commande de grille. L'utilisation du substrat comme grille arrière est également plus efficace que pour les substrats PD-SOI. Cette propriété peut par exemple être utilisée pour contrôler électriquement la tension de seuil. Les effets de body flottant sont fortement réduits. La faible épaisseur du body et son isolation thermique par le BOX peuvent toutefois conduire à un auto-échauffement du composant et à un couplage éventuel entre les défauts des deux interfaces. Malgré ces quelques inconvénients, la technologie SOI apporte toutefois un net bénéfice en termes de performances.<br> - L'immunité aux effets de canal court peut être encore améliorée par rapport à celle des composants planaires grâce à l'utilisation de structures à grilles multiples qui renforcent le contrôle électrostatique du canal. Intel a annoncé récemment que sa prochaine génération de microprocesseurs, dénommée Ivy Bridge, utilisera une technologie 22 nm en remplacement de la technologie 32 nm de Sandy Bridge. Ivy Bridge utilisera des transistors de type Tri-gate FinFET pour éviter les effets de canal court. Cette architecture rend possible la réduction des dimensions du transistor, et en conséquence une réduction de la consommation et une augmentation de la fréquence d'horloge. Intel prévoit que cette technologie FinFET 22 nm sera 37% plus rapide et économisera 50% de la puissance active par rapport à la technologie 32 nm actuelle. Au-delà, les architectures à grille complètement enrobante (GAA, pour Gate-All-Around) constituent l'architecture optimale en termes de contrôle électrostatique du canal. Ce sont des architectures 3D dans lesquelles la grille entoure complètement le canal. Pour les sections les plus faibles, le canal tend vers une structure de nanofil pseudo-1D. On parle alors de NW-FET (Nanowire FET). <br> <br> <li> Le transistor FinFET - Influence de la rugosité de surface</li> <br> Pour résumer ce qui vient d'être dit, la première amélioration qui peut être apportée pour repousser l'apparition des effets de canal court, et permettre ainsi une réduction des dimensions, consiste à réduire l'épaisseur du body en utilisant un substrat FD-SOI. Le contrôle électrostatique est encore amélioré grâce à l'utilisation de grilles multiples, ce qui permet de relâcher un peu les contraintes sur les épaisseurs de diélectrique de grille et du body, réduisant de ce fait le risque de dispersion technologique. Les premières mises en œuvre industrielles utilisent l'architecture FinFET. Outre son excellente résistance aux effets de canal court, celle-ci présente l'atout de ne pas nécessiter de prise de contact enterrée. Dans le FinFET, la largeur de l'aileron joue le même rôle que l'épaisseur du body et son ajustement permet d'obtenir une pente sous le seuil élevée, un coefficient de body faible et une vitesse de commutation élevée, ce qui le rend très attractif. Certaines étapes de fabrication restent toutefois délicates. C'est le cas de la structuration des ailerons. Par exemple, le parfait contrôle de la largeur des ailerons et de la forme des flancs qui doivent être parfaitement verticaux impose de faire appel à une gravure ionique réactive (RIE). Ce n'est pas gênant pour la face supérieure de l'aileron, qui est protégée par un masque dur, mais cela peut dégrader les faces verticales et les rendre rugueuses. Or l'interaction avec la rugosité de surface est le mécanisme principal qui limite la mobilité des porteurs en forte inversion. Il y a donc un risque de dégrader les propriétés de transport et, dans le pire des cas, de réduire le courant Ion en régime passant. C'est ce que nous avons voulu étudier. Comme la rugosité a un impact direct sur le transport, elle peut en principe être extraite d'une analyse détaillée de la mobilité. Ceci permet d'obtenir une information directe sur l'état des interfaces dans le transistor réel, information précieuse pour guider l'optimisation technologique. Nous présentons ici une méthode expérimentale qui fournit une évaluation quantitative de la contribution de la rugosité. Elle est basée sur une analyse détaillée de l'influence de la largeur de l'aileron sur les caractéristiques électriques en fonction de la polarisation de grille et de la température. Les FinFETs utilisés pour cette étude ont été fabriqués par l'IMEC (Leuven) sur substrat SOI, avec une épaisseur de BOX de 145 nm. Ils n'utilisent pas de technique de contrainte mécanique intentionnelle. Le canal est non dopé, avec une concentration résiduelle de bore de 10^15 cm^-3, de façon à éviter les interactions avec les impuretés ionisées et à atteindre une mobilité plus élevée. Le diélectrique de grille, HfSiON, est déposé par MOCVD, pour une épaisseur équivalente d'oxyde de 1.7 nm. Une couche de TiN, déposée par PVD est utilisée comme métal de grille. Elle est recouverte de 100 nm de silicium polycristallin. Les plots de source et de drain sont fortement dopés, à 2x10^20 cm^-3, et sont séparés de la grille de 0.2 µm. La zone d'accès sous les espaceurs verticaux est longue de 50 nm, avec un dopage de 5x10^19 cm-3. La hauteur de l'aileron est constante sur la plaque, avec une valeur de 65 nm, et le masque intègre des transistors de largeur d'aileron variable de 10 nm à 10 µm. Notez que la pente des courbes ID-VG, la transconductance, est nettement plus faible à 77 K qu'à température ambiante. Dans les transistors NMOS, le courant de drain décroît même à forte tension de grille (au dessus de 1.3 V). Il est possible de décorréler les composantes associées à la surface supérieure et aux flancs de l'aileron en analysant la variation du courant avec la largeur Wfin de l'aileron. On obtient une variation linéaire dont l'extrapolation à largeur nulle fournit la composante IDside du courant associée aux parois latérales, avec une largeur de grille équivalente égale à 2xHfin. Ce courant ne représente bien entendu pas le courant qui circulerait dans un aileron de largeur nulle, mais la composante du courant qui circule le long des flancs dans les ailerons de largeur suffisante pour que les effets de couplages entre faces soient négligeables. Le courant qui circule le long de la face supérieure de l'aileron est obtenu par différence de IDside avec le courant total. Pour analyser ces courbes il faut se rappeler des caractéristiques des principaux processus d'interaction qui sont susceptibles de limiter la mobilité: les interactions Coulombiennes sont d'autant plus efficaces qu'on est en plus faible inversion, elles sont écrantées en forte inversion et varient peu avec la température ; l'interaction avec les phonons décroît fortement quand la température décroît, du fait du gel des phonons ; enfin, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction en forte inversion, du fait de sa variation en carré du champ effectif Eeff, elle dépend peu de la température. On retrouve ces différents comportements sur les courbes mesurées. On observe en premier lieu que les courbes µeff(Ninv) présentent en faible inversion une pente positive caractéristique d'une interaction Coulombienne. Cette contribution Coulombienne est encore plus visible à basse température dans la mesure où elle devient le mécanisme d'interaction dominant du fait du gel des phonons. En forte inversion, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction, du fait de sa variation en carré du champ effectif Eeff. Or en forte inversion (Ninv>5x10^12 cm^-2), on observe que la mobilité associée aux flancs décroît plus fortement que celle de la face supérieure, ce qui indiquerait donc que les flancs sont plus rugueux que la face supérieure. En ce qui concerne les flancs, l'analyse qualitative de ces courbes indique donc que la mobilité μeffside est dominée par la rugosité en forte inversion, tandis qu'en faible inversion on est en présence d'interactions avec les phonons et les impuretés Coulombiennes. En ce qui concerne la face supérieure, on observe un comportement général similaire mais μefftop reste sensible à la température même en forte inversion ce qui montre que l'interaction avec les phonons n'est pas complètement masquée par l'interaction avec la rugosité de surface ce qui correspondrait bien à une rugosité moindre pour la face supérieure. Cette différence de rugosité se traduit par une mobilité maximum plus faible sur les flancs (μeffside=600 cm2/Vs and μefftop=650 cm2/Vs at 77K). Dans PMOS, μeffside ne présente pas une aussi forte dégradation en forte inversion que pour les NMOS et elle reste sensible à la température, ce qui indique que la mobilité le long des flancs n'est pas autant dégradée par la rugosité dans le PMOS que dans le NMOS. Ceci ne signifie pas que les caractéristiques physiques de la rugosité sont différentes dans les deux types de composants. C'est son influence sur la mobilité qui est différente. Ce résultat est à rapprocher de résultats antérieurs obtenus dans des transistors sur substrat massif pour expliquer pourquoi les mobilités de trous et d'électrons présentent une dépendance différente avec le champ effectif dans le régime de forte inversion dominé par l'interaction avec la rugosité de surface. Il a été montré par simulation que cette différence de comportement pouvait s'expliquer en tenant compte du fait que, du fait de la différence des structures de bandes, le vecteur d'onde des trous à l'énergie de Fermi, kF, est plus grand pour les trous que pour les électrons, de sorte que les deux types de porteurs ne sont pas sensibles aux mêmes longueurs d'ondes dans la statistique de distribution spatiale de la rugosité. Afin de quantifier la contribution de l'interaction avec la rugosité de surface au courant pour les deux types d'interface, nous avons extrait directement le paramètre de dégradation de la mobilité par le champ effectif, θ2. Ce paramètre traduit le terme de dégradation de second degré, associé à la présence d'une rugosité de surface. Pour obtenir une information quantitative, il faut cependant le normaliser par rapport μ0. Il ne peut pas être utilisé directement car il dépend de la température alors que l'interaction avec la rugosité n'en dépend pas. Cette dépendance est en réalité un reflet de la dépendance en température de μ0. Le paramètre adéquat pour caractériser l'influence de la rugosité est donc θ2/μ0. Ce paramètre peut être également extrait directement de la dérivée par rapport à VG de l'inverse de la mobilité effective. Pour les NMOS, l'interaction avec la rugosité d'interface est environ trois fois plus élevée pour les flancs que pour la face supérieure. Cela correspond à une augmentation d'un facteur 1.7 du coefficient Δ*λ, où Δ est l'écart-type de la rugosité et λ la longueur d'auto-corrélation. Pour les PMOS, on n'observe pas de différence significative entre les valeurs de θ2/μ0 obtenues pour les flancs et pour la face supérieure. Ceci indiquerait que, comme pour les transistors sur substrat massif, les trous sont moins affectés par la rugosité d'interface ou, du moins, sont affectés par une rugosité à plus grande longueur d'onde pour laquelle le procédé RIE joue un rôle négligeable. Il n'en reste pas moins que la rugosité des flancs dégrade la mobilité des NMOS de façon significative, ce qui confère toute leur importance aux études menées actuellement pour améliorer la gravure et mettre au point des procédés de post-traitement. <br> <br> <li>MOSFET SiGe à nanofils: Interactions avec les phonons et les défauts Coulombiens</li> <br> Avec la technologie CMOS conventionnelle, les MOSFET de type P présentent une mobilité plus faible que les MOSFET de type N, du fait des différences dans les structures des bandes de valence et de conduction et, en particulier, des différences de masse effective, plus grande pour les trous que pour les électrons. L'ingénierie de la contrainte et l'utilisation de germanium ou d'alliages SiGe dans les PMOS permet de compenser ce handicap. L'application d'une contrainte mécanique se traduit par une modification de la masse effective et par une levée de dégénérescence des bandes de trous lourds et de trous légers. En particulier, l'application d'une contrainte compressive uniaxiale se traduit par une diminution de la masse effective des trous et par une réduction des interactions inter-vallées qui améliorent toutes deux la mobilité. Avec l'amélioration des technologies de fabrication des substrats SOI, il est désormais possible de réaliser des substrats de silicium contraint sur isolant (s-SOI, pour strained SOI). Ceux-ci sont obtenus en transférant sur isolant une couche de silicium contraint épitaxié sur un substrat SiGe relaxé. Le silicium ainsi transféré est en contrainte biaxiale en tension. L'amélioration de la mobilité des trous est moins importante que pour la contrainte uniaxiale et le décalage de tension de seuil est plus grand. Les PMOS SiGe à nanofils que nous avons caractérisés ont été fabriqués au CEA/LETI sur des substrats de type SOI d'orientation (100). Deux types de substrats ont été utilisés: un substrat standard et un substrat en tension biaxiale (1.3 GPa) qui ont été utilisés pour réaliser des nanofils SiGe respectivement en compression (sur substrat SOI) et non contraints (sur substrat s-SOI). Ils intègrent dans les deux cas une grille high-k/metal. Les détails du processus de fabrication sont décrits dans la référence. Les caractéristiques sont mesurées dans le régime linéaire de fonctionnement, avec une polarisation de drain VD faible, fixée à 10 mV, et pour une tension de grille variant de 0.3 V à 2 V. Ces mesures sont faites à température ambiante. On constate que les différentes structures présentent un bon contrôle de grille à l'exception notable des composants non contraints et courts pour lesquels la pente sous le seuil atteint 580 mV/dec. Les dispositifs longs présentent des pentes sous le seuil (SS) de 67 mV/dec et 65 mV/dec, donc proches de leur valeur idéale à cette température (60 mV/dec), pour les canaux non contraints et contraints. En revanche, la pente sous le seuil ne reste maîtrisée en canal court que dans le cas où SiGe est contraint en compression (100 mV/dec). Nous avons analysé également la dépendance en température de la tension de seuil Vth. La dérivée dVth/dT peut en effet être utilisée pour extraire le dopage moyen dans le canal. Nous en déduisons que le dopage moyen dans le canal des transistors à canal SiGe non contraint est environ 25 fois plus élevé que dans les transistors contraints en compression, bien que le procédé de fabrication soit identique. Les courbes µeff(Ninv) ainsi extraites ont été tracées, pour les transistors non contraints et contraints en compression, pour des canaux courts et longs, et pour des températures allant de 77 K à 300 K. Avec SiGe contraint, les transistors courts et longs se comportent de façon similaire, avec une augmentation de la mobilité à basse température. Ce comportement est typique d'un transport dominé par les phonons (gel des phonons à basse température). On retrouve ce comportement pour SiGe non contraint, mais seulement pour les canaux longs. Pour les canaux longs, on trouve que la mobilité est améliorée d'un facteur 3,5 environ pour les transistors à canal SiGe contraint en compression. Cette amélioration attendue théoriquement montre que la contrainte en compression est bien présente, même pour les canaux de 600 nm, malgré le début de relaxation que peut produire le flambage des fils pour cette longueur. Par opposition, les canaux courts non contraints montrent un comportement opposé avec les autres cas, avec une diminution de mobilité à basse température, particulièrement en faible inversion. Ce type de comportement est normalement observé lorsque les interactions Coulombiennes prennent le pas sur les interactions avec les phonons. La mobilité est alors dégradée. De façon cohérente, on observe de fait que la mobilité apparente des transistors à canal court est environ 6.5 fois plus faible pour les canaux non contraints que pour les canaux contraints, au lieu du facteur 3.5 observé pour les canaux plus longs. Dans une deuxième étape, de façon à décorréler les différents types d'interaction présentes de façon plus quantitative, nous avons extrait des courbes µeff(Ninv) la mobilité en champ faible µ0 qui permet d'obtenir un bon accord entre la courbe expérimentale et le modèle classique. Dans ce modèle, θ1 est le facteur d'atténuation de premier ordre de la mobilité. Il intègre tous les effets participant à la dégradation de mobilité sous l'effet d'un champ transverse et, par conséquent, l'influence de la rugosité de surface. Au premier ordre, la mobilité à faible champ µ0 résulte donc des rôles combinés des interactions avec les phonons et avec les défauts, neutres ou chargés. La mobilité faible champ augmente à basse température dans tous les cas, sauf pour les transistors à canal SiGe non contraint les plus courts. Les dépendances en température pour les interactions avec les phonons, les défauts neutres et les défauts chargés étant connues, il est possible de reconstituer ces courbes µ0(T) expérimentales par une combinaison linéaire de ces trois types d'interactions. C'est ce qui a été fait dans une troisième étape. Les trois types d'interactions sont nécessaires pour obtenir un bon accord. Il n'est pas possible de négliger les interactions avec les défauts neutres. Les interactions avec les défauts neutres et avec les défauts chargés (centres Coulombiens) ont été regroupées entre elles sous le terme interaction avec les défauts. On constate bien que l'interaction avec les phonons est prépondérante pour tous les transistors contraints en compression ainsi que pour les transistors non contraints les plus longs (600 nm). L'interaction avec les défauts est prépondérante sur toute la gamme de température pour les transistors non contraints les plus courts (40 nm). Les canaux de 100 nm représentent un cas intermédiaire où les interactions avec les défauts sont prépondérantes à basse température tandis que l'interaction avec les phonons reprend le dessus à température ambiante. Pour les transistors à canal SiGe contraint, le raccourcissement du canal ne modifie pas significativement le poids relatif des interactions avec les défauts. Pour les transistors à canal non contraint, la contribution relative des défauts est beaucoup plus importante. Elle peut atteindre 98% du total pour les canaux les plus courts. Nous proposons d'interpréter l'ensemble de ces résultats de façon cohérente en considérant d'une part que le dopant utilisé pour implanter les source et drain du transistor diffuse vers le canal par un processus de diffusion assistée par les défauts ponctuels d'implantation (lacunes, interstitiels et amas neutres ou chargés) et, d'autre part, que cette diffusion assistée est moins rapide lorsque SiGe est contraint en compression. La première hypothèse est cohérente avec de nombreuses études sur la diffusion accélérée du bore des source et drain pendant les recuits d'activation, aussi bien dans les transistors bipolaires que dans les transistors MOS. La seconde est cohérente avec des conclusions proposées dans la littérature dans le cas de films SiGe. C'est cependant la première fois qu'un tel effet serait mis en évidence dans des nanofils. Avec ces hypothèses, une zone perturbée comportant des défauts neutres et chargés serait présente près des source et drain du transistor. Cette zone d'étendrait sur une distance plus importante dans les canaux SiGe non contraints. Elle expliquerait que ces dispositifs soient moins résistants aux effets de canal court puisque leur longueur effective de canal serait plus courte. Elle expliquerait également que le dopage moyen dans le canal paraisse plus élevé dans les transistors non contraints. Elle expliquerait enfin l'importance des interactions avec les défauts dans les dispositifs SiGe non contraints les plus courts. Notons que du point de vue des applications, ces résultats sont également importants en ce qu'ils montrent que l'utilisation de SiGe contraint en compression a en réalité un intérêt double: il permet d'augmenter la mobilité et permet en outre d'atteindre des longueurs de canal plus faibles en limitant la diffusion latérale des zones dopées de source et drain. <br> <br> <li>Le transistor sans jonction (JLT) - Conduction en volume et réduction des effets de canal court</li> <br> Le transistor sans jonction est un transistor dans lequel le dopage est de même type de la source au drain. Dans les versions les plus simples d'un point de vue technologique, les implantations de source et drain sont même supprimées et le dopage est entièrement uniforme. C'est donc un dispositif dans lequel la conduction est bloquée par désertion de ce canal dopé et dans lequel il est possible de créer un canal d'accumulation à forte tension de grille. Ce dispositif n'est devenu intéressant qu'avec la capacité à maîtriser des films semi-conducteurs très minces sur isolant. Ce n'est qu'à cette condition qu'il est possible d'obtenir un dispositif normalement bloqué (composant bloqué à tension de grille nulle, propriété nécessaire au fonctionnement normal d'une porte CMOS) avec des matériaux de grille présentant des valeurs usuelles de travail de sortie. Le fonctionnement du JLT est déterminé par deux tensions de référence: la tension de grille Vfb permettant d'obtenir des bandes plates à l'interface semi-conducteur / oxyde de grille et la tension de seuil Vth permettant de déserter le film dopé. En dessous de Vth le canal est complètement déserté ; entre Vth et Vfb il est partiellement déserté, avec une conduction en volume ; au dessus de Vfb un canal d'accumulation se forme en outre à l'interface avec l'oxyde de grille. De par son principe de fonctionnement, le JLT est en principe moins sensible aux défauts d'interface. Dans un MOS à inversion classique, ces défauts sont en partie écrantés en forte inversion. Ils se font sentir principalement en faible inversion, lorsqu'on passe du régime de déplétion au régime d'inversion: le niveau de Fermi au voisinage de l'interface balaye alors la totalité de la bande interdite, ce qui n'est pas le cas dans le JLT. Il est également possible d'obtenir une même charge surfacique avec des champs transverses plus faibles que dans les MOS à inversion, un canal moins confiné en surface et par conséquent une moindre dégradation des propriétés de transport par la rugosité de surface. En contrepartie, l'interaction avec les dopants est toutefois plus importante. Le JLT présente par rapport au MOS à inversion un certain nombre d'avantages, qui motivent les recherches actuelles sur ce composant: (i) il est plus facile à fabriquer puisqu'il n'est plus nécessaire d'assurer l'auto-alignement des source et drain par rapport à la grille (le dopage est uniforme), (ii) les effets de canal court sont en principe réduits ce qui permet de contrôler le DIBL et la pente sous le seuil jusqu'à des longueurs de grille très agressives, (iii) la dégradation de mobilité avec le champ transverse est en principe réduite, (iv) la résistance aux effets de canal court permet de relaxer les contraintes sur l'épaisseur du diélectrique de grille. Cependant ce dispositif demande à être étudié plus en détail. Au cours de cette thèse nous avons pu vérifier sur des composants de Tyndall le rôle important des impuretés ionisées sur la mobilité de canal qui est de ce fait très faible par rapport à ce qui peut être obtenu dans un MOS à inversion. <br> <br> <li>Les nanofils silicium en tant que capteurs - Bruit basse fréquence et limite de détection</li> <br> Dans le dernier chapitre de cette thèse, nous nous intéressons enfin à l'utilisation des nanofils de silicium pour la réalisation de capteurs. La structuration du matériau sous forme de nanofils permet en effet d'augmenter le rapport surface/volume. Une modification minime de la charge sur la surface externe peut modifier le niveau de Fermi dans la section entière du nanofil, ce qui ouvre la voie à une détection électrique de cette modification de charge. Cette dernière peut résulter par exemple d'une transition entre deux états rédox d'une molécule ou d'une hybridation d'ADN. La possibilité de faire croître ces nanofils par des techniques de type "bottom-up" permet d'envisager des techniques de fabrication faible coût où le capteur est réalisé au niveau du "back-end of line" ou en "above-IC", au dessus du circuit d'adressage et de contrôle qui pourrait être intégré à l'étage CMOS. Avant d'envisager une fabrication, nous avons abordé ce sujet de façon théorique pour disposer dans un premier temps d'ordres de grandeur concernant les sensibilités qui peuvent être espérées en fonction des dimensions et du niveau de dopage des nanofils. Nous avons établi un modèle analytique simplifié, validé par des simulations par éléments finis réalisées sous FlexPDE. Pour cette approche simplifiée, nous avons supposé que la charge externe est répartie de façon homogène à la surface du nanofil. Les effets de discrétisation de la charge ne sont pas pris en compte. On calcule la variation relative de conductance G/G0, G0 étant la conductance en l'absence de charge externe, qui résulte d'une variation de la densité surfacique de charges externe Next en résolvant l'équation de Poisson dans une section transverse et une équation de dérive-diffusion selon l'axe du nanofil. Dans la plupart des publications, c'est cette variation relative de conductance qui est utilisée pour caractériser la sensibilité du nanofil en tant que capteur. Par définition, la sensibilité d'un capteur ne devrait pas dépendre de la valeur particulière de la valeur d'entrée. Dans la suite, nous considérons en fait G/G0 comme l

In order to correctly perform circuit simulation, it is crucial that parasitic capacitances near devices are accurately extracted and are consistent with the SPICE models. Although 3D device simulation can be used to extract such parasitics, it is expensive and does not consider the effects of nearby interconnect and devices in a layout. Conventional rule-based layout parasitic extraction (LPE) tools which are used for interconnect extraction are inaccurate in modeling 3D effects near devices. In this thesis, we propose a methodology which combines 3D field solver based extraction with the ability to exclude specific parasitics from among the parameters in the SPICE model. We use this methodology to extract parasitics due to fringing fields and sidewall capacitances in MOSFETs, bipolar transistors and FinFETs in advanced process nodes. We analyze the importance of considering layout and process variables in device extraction by comparing with standard SPICE models. The results are validated by circuit simulation using predictive technology models and test chips. We also demonstrate the versatility of this flow by modeling the capacitance contributions of the raised gate profile in nanoscale FinFETs.

Recent trend of minimization in microprocessors has introduced increasing self-heating effects in FinFET and MOSFET transistors. To study these self-heating effects, we developed self-consistent 3D models of FinFET and MOSFET basic logic gates, and simulated steady-state thermal transport for the worst heating case scenario. Incorporating size-dependent effective thermal conductivity of thin films instead of bulk values, these simulations provide a more accurate prediction of temperature rise in the logic gates. Results of our simulations predict higher temperature rise in FinFETs, compared to MOSFETs. Existence of buried oxide layer and confined geometry of FinFET structure are determined to be the most contributing to this higher temperature rise. To connect the results of our simulations to higher scale simulations, we proposed an equivalent thermal conductivity for each basic logic gate. These values were tested and found to be independent of the magnitude of chosen boundary conditions, as well as heat generation rate.

Recent trend of minimization in microprocessors has introduced increasing self-heating effects in FinFET and MOSFET transistors. To study these self-heating effects, we developed self-consistent 3D models of FinFET and MOSFET basic logic gates, and simulated steady-state thermal transport for the worst heating case scenario. Incorporating size-dependent effective thermal conductivity of thin films instead of bulk values, these simulations provide a more accurate prediction of temperature rise in the logic gates. Results of our simulations predict higher temperature rise in FinFETs, compared to MOSFETs. Existence of buried oxide layer and confined geometry of FinFET structure are determined to be the most contributing to this higher temperature rise. To connect the results of our simulations to higher scale simulations, we proposed an equivalent thermal conductivity for each basic logic gate. These values were tested and found to be independent of the magnitude of chosen boundary conditions, as well as heat generation rate.

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um transistor MOS em tecnologia Silício sobre Isolante – “Silicon-on- Insulator”, SOI – com porta dupla e cujo canal e zonas de fonte e dreno são realizadas em uma estrutura nanométrica vertical de silício chamada de “finger” ou “fin”. Como introdução ao dispositivo em questão, é feita uma revisão básica sobre a tecnologia e transistores SOI e sobre MOSFETs de múltiplas portas. A implementação de um modelo tipo “charge-sheet” para o transistor SOI-MOSFET totalmente depletado e uma modelagem deste dispositivo em altas frequências também é apresentada. A geometria do “fin” é escalada para valores menores do que 100 nm, com uma espessura entre 10 e 20 nm. Um dos objetivos deste trabalho é a definição de parâmetros para o SOI-FinFET que o viabilizem para a tecnologia de 22 nm, com um comprimento efetivo de canal menor do que 20 nm. O transistor FinFET e uma estrutura básica simplificada para simulação numérica em 3D são descritos, sendo utilizados dados de tecnologias atuais de fabricação. São apresentados resultados de simulação numérica 3D (curvas ID-VG, ID-VD, etc.) evidenciando as principais características de funcionamento do FinFET. É analisada a influência da espessura e dopagem do “fin” e do comprimento físico do canal em parâmetros importantes como a tensão de limiar e a inclinação de sublimiar. São consideradas e analisadas duas possibilidades de dopagens da área ativa do “fin”: (1) o caso em que esta pode ser considerada não dopada, sendo baixíssima a probabilidade da presença de dopantes ativos, e (2) o caso de um alto número de dopantes ativos (> 10 é provável). Uma comparação entre dois simuladores numéricos 3D de dispositivos é realizada no intuito de explicitar diferenças entre modelos de simulação e características de descrição de estruturas 3D. São apresentadas e analisadas medidas em dispositivos FinFET experimentais. Dois métodos de extração de resistência série parasita são utilizados em FinFETs simulados e caracterizados experimentalmente. Para finalizar, são resumidas as principais conclusões deste trabalho e são propostos os trabalhos futuros e novas diretivas na pesquisa dos transistores FinFETs. / This thesis presents the results of 3D-numerical simulation of electron transport in double-gate SOI-FinFETs in the decanometer size range. A basic review on the SOI technology and multiple gates MOSFETs is presented. The implementation of a chargesheet model for the fully-depleted SOI-MOSFET and a high frequency modeling of this device are first presented for a planar device topology. The second part of this work deals with FinFETs, a non-planar topology. The geometry of the silicon nano-wire (or “fin”) in this thesis is scaled down well below 100 nm, with fin thickness in the range of 10 to 20 nm. This work addresses the parameters for a viable 22 nm CMOS node, with electrical effective channel lengths below 20 nm. The basic 3D structure of the FinFET transistor is described in detail, then it is simulated with various device structural parameters, and results of 3D-numerical simulation (ID-VG curves, ID-VD, etc.), showing the main features of operation of this device, are presented. The impacts of varying silicon fin thicknesses, physical channel lengths, and silicon fin doping concentration on both the average threshold voltage and the subthreshold slope are investigated. With respect to the doping concentration, the discrete and highly statistical nature of impurity presence in the active area of the nanometer-range fin is considered in two limiting cases: (1) the zero-doping or undoped case, for highly improbable presence of active dopants, and (2) the many-dopants case, or high number (> 10 are probable) of active dopants in the device channel. A comparison between two 3D-numerical device simulators is performed in order to clarify differences between simulation models and features of the description of 3D structures. A structure for SOIFinFETs is optimized, for the undoped fin, showing its applicability for devices with electrical effective channel lengths below 20 nm. SOI-FinFET measurements were performed on experimental devices, analyzed and compared to device simulation results. This thesis uses parasitic resistance extraction methods that are tested in FinFET simulations and measurements. Finally, the main conclusions of this work are summarized and the future work and new directions in the FinFETs research are proposed.