Le marché mondial des semi-conducteurs connait une croissance continue due à l'essor de l'électronique grand public et entraîne dans son sillage le marché des mémoires non volatiles. L'importance de ces produits mémoires est accentuée depuis le début des années 2000 par la mise sur le marché de produits nomades tels que les smartphones ou plus récemment les produits de l’internet des objets. De par leurs performances et leur fiabilité, la technologie Flash constitue, à l'heure actuelle, la référence en matière de mémoire non volatile. Cependant, le coût élevé des équipements en microélectronique rend impossible leur amortissement sur une génération technologique. Ceci incite l’industriel à adapter des équipements d’ancienne génération à des procédés de fabrication plus exigeants. Cette stratégie n’est pas sans conséquence sur la dispersion des caractéristiques physiques (dimension géométrique, épaisseur…) et électriques (courant, tension…) des dispositifs. Dans ce contexte, le sujet de ma thèse est d’optimiser et de réduire la variabilité d’une nouvelle architecture mémoire non volatile ultra basse consommation.Cette étude vise à poursuivre les travaux entamés par STMicroelectronics sur le développement, l’étude et la mise en œuvre de boucles de contrôle de type Run-to-Run (R2R) sur une nouvelle cellule mémoire ultra basse consommation. Afin d’assurer la mise en place d’une régulation pertinente, il est indispensable de pouvoir simuler l’influence des étapes du procédé de fabrication sur le comportement électrique des cellules en s’appuyant sur l’utilisation d’outils statistiques ainsi que sur une caractérisation électrique pointue. / The global semiconductor market is experiencing steady growth due to the development of consumer electronics and the wake of the non-volatile memory market. The importance of these memory products has been accentuated since the beginning of the 2000s by the introduction of nomadic products such as smartphones or, more recently, the Internet of things. Because of their performance and reliability, Flash technology is currently the standard for non-volatile memory. However, the high cost of microelectronic equipment makes it impossible to depreciate them on a technological generation. This encourages industry to adapt equipment from an older generation to more demanding manufacturing processes. This strategy is not without consequence on the spread of the physical characteristics (geometric dimension, thickness ...) and electrical (current, voltage ...) of the devices. In this context, the subject of my thesis is “Optimization and reduction of the variability of a new architecture ultra-low power non-volatile memory”.This study aims to continue the work begun by STMicroelectronics on the improvement, study and implementation of Run-to-Run (R2R) control loops on a new ultra-low power memory cell. In order to ensure the implementation of a relevant regulation, it is essential to be able to simulate the process manufacturing influence on the electrical behavior of the cells, using statistical tools as well as the electric characterization.

Afin de permettre de développer un modèle de mémoire non-volatile basée sur le transistor à nanotube de carbone à commande optique qui est utilisée dans des circuits électroniques neuromorphiques, il est nécessaire de comprendre les physiques électroniques et optoélectroniques des nanotubes de carbone, en particulier l'origine de l'effet mémoire que présente ces transistors. C'est dans ce contexte général que cette thèse s'intègre. Le travail est mené sur trois plans : * Caractériser électriquement et optoélectroniquement des structures de test des CNTFETs et des OG-CNTFETs. * Développer un modèle compact pour les contacts Schottky dans les transistors à nanotube de carbone de la façon auto-cohérente basé sur le diamètre et la nature du métal d'électrode en utilisant la méthode de la barrière effective avec les paramètres nécessaires calibrés. * Modéliser l'OG-CNTFET selon les régimes de fonctionnement, lecture, écriture, effacement ou programmation pour application à une mémoire non-volatile en intégrant le mécanisme de piégeage et dépiégeage à l'interface polymère/oxyde.

La présence de mémoires non volatiles dans les circuits Smartpower a rendu indispensable le test systématique de la rétention de données sur 100% des composants. L'application des tests classiques sur de forts volumes a pour inconvénient d'allonger la durée de test. Ce travail présente un nouveau test de rétention de données de mémoires non volatiles. Dans une première partie, nous avons dressé l'état de l'art des défauts intrinsèques et extrinsèques de ces mémoires ainsi que de leurs tests de fiabilité. Puis nous avons étudié sur un lot d'ingénierie la rétention de données de la mémoire par les voies classiques du vieillissement thermique pour des températures allant de l'ambiante à 300°C sur une période de 7000h. Cette étude nous a permis de discriminer entre cellules intrinsèques et extrinsèques pour valider un nouveau test en rétention de données, dont la durée est considérablement raccourcie par rapport au test thermique. Ce test se comptera en seconde après optimisation et pourra être implanté en production.

Les mémoires non-volatiles Flash sont aujourd'hui un élément clé du développement de l'électronique portable demandant de plus en plus de capacité de stockage à bas coût (netbook, téléphones mobiles, PDA, clé USB...). Afin d'assurer son maintien pour les années à venir, il est nécessaire de poursuivre l'amélioration de cette technologie. Ainsi, l'intégration de matériaux à forte permittivité électrique (appelés : High-k) et l'utilisation de mémoires à couche de piégeage discret sont de plus en plus envisagées. Le travail de cette thèse s'inscrit dans ce contexte. Il comprend tout d'abord une étude électrique (charge fixe, piégeage, courants de fuite...) de matériaux High-k (HfO2, HfAlO, Al2O3, HfSiON) en vue de leur intégration dans les mémoires non-volatiles. Les empilements les plus prometteurs ont ensuite été intégrés dans des mémoires à nanocristaux de silicium ou à couche de piégeage nitrure. Les performances électriques ont été reliées aux propriétés matériaux des couches utilisées. L'analyse des résultats électriques ainsi que la compréhension physique des mécanismes mis en jeux a été permise par une étude de modélisation. En particulier, un modèle complet de mémoire à couche de piégeage discret a été développé.

Les mémoires résistives PCRAM sont basées sur le passage rapide et réversible entre un état amorphe hautement résistif et un état cristallin faiblement résistif d’un matériau à changement de phase (PCM). Ces mémoires constituent un des candidats les plus prometteurs pour la nouvelle génération de mémoires non-volatiles grâce à un large éventail de propriétés uniques comme une vitesse de fonctionnement élevée, une capacité de stockage multi-niveaux sur plusieurs bits, une bonne endurance et une possibilité de miniaturisation poussée. Cependant, la nécessité d’utiliser des courants d’effacement (IRESET) importants pour l’étape d’amorphisation du PCM représente l’un des principaux freins à l’explosion de la technologie PCRAM sur le marché des mémoires non volatiles. Dans ce contexte, il a été démontré que le confinement du PCM dans des structures possédant des facteurs de forme élevés permet d’améliorer l’efficacité du chauffage nécessaire au changement de phase du PCM et donc de réduire les courants d’amorphisation. Afin d’incorporer des matériaux PCM dans de telles structures, il est alors nécessaire de développer un procédé de dépôt très conforme. C’est pourquoi un procédé de dépôt PE-MOCVD (Plasma Enhanced- Metal Organic Chemical Vapor deposition) à injection liquide pulsée a été développé dans ce travail. Dans un premier temps des films amorphes et homogènes du composé binaire GeTe ont été déposés à partir des précurseurs organométalliques TDMAGe et DIPTe. Les analyses XPS révèlent que les couches de GeTe déposées sont stoechiométriques mais présentent une forte contamination en carbone. Ainsi, un des objectifs de cette thèse a été de réduire le taux de carbone dans les couches afin d’optimiser leurs propriétés de changement de phase. Une étude de l’impact des paramètres de dépôt tel que la puissance, la pression, la nature et le débit des gaz utilisés est alors présentée. En étudiant et en optimisant les paramètres de dépôt, des couches de GeTe contenant seulement 2 % at. de carbone ont pu être obtenues. Dans un second temps, des films du composé ternaire GeSbTe ont été déposés en injectant simultanément les trois précurseurs TDMAGe, TDMASb et DIPTe dans le plasma de dépôt. Une large gamme de composition peut alors être obtenue en variant les paramètres d’injection et de dépôt. L’un des principaux avantages de ce procédé est la capacité de couvrir une large gamme de compositions permettant d’obtenir des films possédant des propriétés de changement de phase très variées. L’impact des paramètres plasma sur la conformité du dépôt a aussi été étudié. Il est montré que l’ajout d’une composante BF à la puissance RF du plasma permet d’améliorer le remplissage des structures possédant des facteurs de forme élevés. Enfin, l’intégration dans des dispositifs mémoires PCRAM tests de matériaux PCM obtenus par ce procédé PE-MOCVD a mis en évidence des propriétés électriques proches de celles obtenues avec des matériaux déposés par les procédés de dépôt conventionnels de type PVD. / Phase change random access memories PCRAM are based on the fast and reversible switch between the high resistive amorphous state and the low resistive crystalline state of a phase change material (PCM). These memories are considered to be one of the most promising candidates for the next generation of non volatile memories thanks to their unique set of features such as fast programming speed, multi-level storage capability, good endurance and high scalability. However, high power consumption during the RESET operation (IRESET) is the main challenge that PCRAM has to face in order to explode the non volatile memory market. In this context, it has been demonstrated that by integrating the phase change material (PCM) in high aspect ratio lithographic structures, the heating efficiency is improved leading to a reduced reset current. In order to fill such confined structures with the phase change material, a highly conformal deposition process is required. Therefore, a pulsed liquid injection Plasma Enhanced-Metal Organic Chemical Vapor Deposition process (PE-MOCVD) was developed in this work. First, amorphous and homogeneous GeTe films were deposited using the organometallic precursors TDMAGe and DIPTe as Ge and Te precursors. XPS measurements revealed a stoichiometric composition of GeTe but with high carbon contamination. Thus, one of the objectives of this work was to reduce the carbon contamination and to optimize the phase change properties of the deposited PCMs. The effect of deposition parameters such as plasma power, pressure and gas rate on the carbon contamination is then presented. By tuning and optimizing deposition parameters, GeTe films with carbon level as low at 2 at. % were obtained. Thereafter, homogeneous films of GeSbTe were deposited by injecting simultaneously the organometallic precursors TDMAGe, TDMASb and DiPTe in the plasma. A wide range of compositions was obtained by varying the injection and deposition operating parameters. Indeed, one of the main advantages of this process is the ability of varying films composition, which results in varying phase change characteristics of the deposited PCM. The impact of plasma parameters on the conformity of the process was also studied. It was shown that by adding a low frequency power component to the radio frequency power of the plasma, structures with high aspect ratio were successfully filled with the phase change material. Finally, electrical characterization of PCRAM test devices integrating phase change materials deposited by PE-MOCVD as active material have presented electrical properties similar to the ones obtained for materials deposited by conventional physical vapor deposition (PVD) process.

Afin de permettre de développer un modèle de mémoire non-volatile basée sur le transistor à nanotube de carbone à commande optique qui est utilisée dans des circuits électroniques neuromorphiques, il est nécessaire de comprendre les physiques électroniques et optoélectroniques des nanotubes de carbone, en particulier l’origine de l'effet mémoire que présente ces transistors. C’est dans ce contexte général que cette thèse s'intègre. Le travail est mené sur trois plans :• Caractériser électriquement et optoélectroniquement des structures de test des CNTFETs et des OG-CNTFETs.• Développer un modèle compact pour les contacts Schottky dans les transistors à nanotube de carbone de la façon auto-cohérente basé sur le diamètre et la nature du métal d’électrode en utilisant la méthode de la barrière effective avec les paramètres nécessaires calibrés.• Modéliser l'OG-CNTFET selon les régimes de fonctionnement, lecture, écriture, effacement ou programmation pour application à une mémoire non-volatile en intégrant le mécanisme de piégeage et dépiégeage à l’interface polymère/oxyde. / This PhD thesis presents a computationally efficient physics-based compact model for optically-gated carbon nanotube field effect transistors (OG-CNTFETs), especially in the non-volatile memory application. This model includes memory operations such as “read”, “write”, “erase” or “program”, and “reset” which are modeled using trapping and detrapping mechanisms at the polymer/oxide interface. The relaxation of the memory state is taken into account. Furthermore, the self-consistent modeling of Schottky barriers at contacts between the carbon nanotube channel and metal electrodes is integrated in this model applying the effective Schottky barrier method. The Schottky contact model can be included in CNTFET based devices for a typical biasing range of carbon nanotube transistors. This compact model is validated by the good agreement between simulation results and experimental data (I-V characteristics). In the non-volatile memory application, this model can fully reproduce device behaviors in transient simulations. A prediction study of the key technological parameter, the CNT diameter variety is established to expect its impact on the transistor performance, and more importantly, on the memory operation. In the other hand, this thesis presents a preliminary electric characterization (I-V) of CNTFETs and OG-CNTFETs for the device modeling database. A preliminary optoelectronic characterization method is proposed.

Les mémoires non-volatiles programmables une fois sont en plein essor dans le monde de l’électronique embarquée. La traçabilité, la configuration ou encore la réparation de systèmes sur puce avancés font partis des applications adressées par ce type de mémoire. Plus particulièrement, la technologie antifusible présente des propriétés de sécurité autorisant le stockage d’information sensible.Ce travail de thèse est orienté vers la compréhension des mécanismes de claquage d’oxydes minces sollicités pour la programmation des cellules antifusibles ainsi que l’intégration au niveau système de moyens de détections. Une première étape fut d’étudier les phénomènes de claquage de diélectrique type SiO2 et à haute permittivité sous l’application d’un fort champ ́électrique. Des techniques de mesures dédiées ont été développées afin de réaliser des caractérisations dans les conditions de programmation des mémoires antifusible sollicitant des temps au claquage inférieurs à la micro-seconde. Ces mesures ont ensuite permis l’étude statistique du claquage des diélectriques ainsi que la modélisation sous de hautes tensions ; hors des gammes étudiées traditionnellement dans le domaine de la fiabilité. Le modèle proposé permet l’optimisation des dimensions d’une cellule élémentaire en fonction d’un temps au claquage défini au préalable. Un mécanisme inattendu occasionnant un sur courant substrat a également été mis en évidence pendant la phase de programmation. L’étude de ce phénomène a été réalisée par des caractérisations électriques et des simulations afin de conclure sur l’hypothèse d’un déclenchement d’un transistor bipolaire parasite de type PNP dans la cellule antifusible. L’impact des conditions de programmation sur le courant de lecture mesuré sous une basse tension a également été analysé. Des structures de tests analogiques dédiés ont été conçues afin de contrôler l’amplitude du courant de programmation. Le contrôle du temps de programmation est quant à lui accompli par un système de détection de courant et de temporisation. Finalement, ces solutions sont validées par un démonstrateur d’une capacité de 1-kb conçu et fabriqué sur une technologie CMOS standard avancée 32nm. / Non-volatile one-time programmable memories are gaining an ever growing interest in embedded electronics. Chip ID, chip configuration or system repairing are among the numerous applications addressed by this type of semiconductor memories. In addition, the antifuse technology enables the storage of secured information with respect to cryptography or else. The thesis focuses on the understanding of ultrathin gate-oxide breakdown physics that is involved in the programming of antifuse bitcells. The integration of advanced programming and detection schemes is also tackled in this thesis. The breakdown mechanisms in the dielectric material SiO2 and high-K under a high electric field were studied. Dedicated experimental setups were needed in order to perform the characterization of antifuse bitcells under the conditions define in memory product. Typical time-to-breakdown values shorter than a micro second were identified. The latter measurements allowed the statistical study of dielectric breakdown and the modeling in a high voltage range, i.e. beyond the conventional range studied in reliability. The model presented in this PhD thesis enables the optimization of the antifuse bitcell sizes according to a targeted mean time-to- breakdown value. A particular mechanism leading to a high bulk current overshoot occuring during the programming operation was highlighted. The study of this phenomenon was achieved using electrical characterizations and simulations. The triggering of a parasitic P-N-P bipolar transistor localized in the antifuse bitcell appeared as a relevant hypothesis. The analysis of the impact of the programming conditions on the resulting read current measured under a low voltage was performed using analog test structures. The amplitude of the programming current was controlled in an augmented antifuse bitcell. The programming time is controlled by a programming detection system and a delay. Finally, these solutions are to be validated using a 1-kb demonstrator yet designed and fabricated in a logic 32-nm CMOS process.

Cette thèse porte principalement sur la caractérisation électrique et la modélisation physique d'éléments mémoires émergents de type OxRRAM (Oxide Resistive Random Access Memory) intégrant soit un oxyde de nickel, soit un oxyde de hafnium. Une fois la maturité technologique atteinte, ce concept de mémoire est susceptible de remplacer la technologie Flash qui fait encore figure de référence. Les principaux avantages de la technologie OxRRAM reposent sur une très bonne compatibilité avec les filières CMOS, un faible nombre d'étapes de fabrication, une grande densité d'intégration et des performances attractives en termes de fonctionnement. Le premier objectif de ce travail concerne le diélectrique employé dans les cellules. Il s'agit d'apporter des éléments factuels permettant d'orienter un choix technologique sur la méthode d'élaboration de l'oxyde de nickel (oxydation thermique ou pulvérisation cathodique réactive) puis d'évaluer les performances de cellules à base d'oyxde de hafnium. Le second objectif est d'approfondir la compréhension des mécanismes physiques responsables du changement de résistance des dispositifs mémoire par une approche de modélisation physique des phénomènes opérant lors des phases d'écriture et d'effacement, sujet encore largement débattu dans la communauté scientifique. Le troisième objectif de cette thèse est d'évaluer, par le biais de caractérisations électriques, les phénomènes parasites intervenant dans les éléments mémoires de type 1R (élément résistif sans dispositif d'adressage) et, en particulier, la décharge capacitive apparaissant lors de leur programmation (opérations d'écriture). / This work is focused on the electrical characterization and physical modeling of emerging OxRRAM memories (Oxide Resistive Random Access Memory) integrating nickel or hafnium oxide. After reaching maturity, this memory concept is likely to replace the Flash technology which is still a standard in the CMOS industry. The main advantages of resistive memories technology is their good compatibility with CMOS processes, a small number of manufacturing steps, a high integration density and their attractive performances in terms of memory operation. The first objective of this thesis is to provide enough informations allowing to orientate the elaboration process of the active nickel oxide layer (thermal oxidation, reactive sputtering) then to compare the performances of the fabricated cells with devices featuring a hafnium oxide layer. The second objective is to understand the physical mechanisms responsible of the device resistance change. A physical model is proposed allowing to apprehend SET and RESET phenomenon in memory devices, subject which is still widely debated in the scientific community. The third objective of this thesis is to evaluate electrical parasitic phenomenon observed in 1R-type memory elements (resistive element without addressing device), in particular the parasitic capacitance appearing during cell programming (writing operation).

La miniaturisation des composants et l’amélioration des performances des circuits intégrés (ICs) sont dues aux progrès liés au procédé de fabrication. Malgré le nombre de technologie existante, la technologie CMOS est la plus utilisée. Dans le cadre du développement de la technologie CMOS 90nm à double niveau de poly, des recherches sur l’introduction de techniques innovantes de procédé de fabrication et d’une nouvelle architecture de transistor MOS à tension de seuil ajustable ont été menées dans le but d’améliorer les performances des ICs. Une première étude sur l’implémentation des effets de pointe dans les ICs, en particulier pour les mémoires non volatiles est entreprise. Un nouveau procédé de fabrication permettant d’obtenir des pointes dans un matériau est proposé. Il est démontré le gain en courant tunnel obtenu sur une structure pointue par rapport à une structure plane. Une seconde étude est orientée sur le développement d’une nouvelle technique de « patterning ». Les techniques de « patterning » permettent de réduire les dimensions de la photolithographie sans utiliser de masque ayant des dimensions agressives. Les avantages de cette nouvelle technique aux niveaux de sa mise en œuvre et de la suppression des problèmes d’alignement sont présentés. Une dernière étude sur le développement d’un transistor à tension de seuil ajustable est développée. Il est démontré l’avantage de ce composant par rapport aux autres composants à tension de seuil ajustable. La réalisation du modèle et des premières simulations électriques de circuit élémentaire à base de se composant sont présentés. L’amélioration de certaines performances des circuits élémentaire est démontrée. / The component miniaturization and the circuit performance improvement are due to the progress related to the manufacturing process. Despite the number of existing technology, the CMOS technology is the most used. In the 90nm CMOS technology development, with a double poly-silicon level, the research on the introduction of innovative manufacturing process techniques and a new architecture of MOS transistor with an adjustable threshold voltage are carried out to improve the integrated circuit performances. A first study, on the peak effect implementation in the integrated circuits, particularly in the non-volatile memories is undertaken. A new process to obtain a peak effect in a material is proposed. It is shown the tunnel current gain obtained on a peak structure compared with a planar structure. A second study is focused on the development of a new patterning technique. The patterning techniques allow to reduce the photolithography dimensions without using an aggressive mask. The advantages of this new technique in terms of its implementation and the suppression of alignment problems are presented. A last study on the development of a MOS transistor with an adjustable threshold voltage is developed. It is shown the advantage of this component relative to the other components with an adjustable threshold voltage. The model implementation and the first electrical simulations of elementary circuits composed with this new component are presented. The performance improvement of some elementary circuits is demonstrated.