Este trabalho trata de arquiteturas e algoritmos para o desenvolvimento de sistemas computacionais. Tais sistemas são constituídos de um microprocessador (específico ou comercialmente disponível), de seu conjunto de programas e de um HW dedicado que será utilizado para otimização do sistema. O objetivo principal desta tese é demonstrar que, presentemente, a linha divisória entre HW e SW e cada vez mais tênue, e a transição entre um e outro pode ser feita de maneira suave pelo projetista de sistemas, na busca de um ponto ótimo no balanço entre custo e desempenho. Apresenta-se em seqüência o ambiente de CAD, a classificação de rotinas e os métodos de otimização tendo em vista esta classificação para o aumento de desempenho de sistemas computacionais. A seguir são apresentadas técnicas para processadores dedicados de arquitetura Risc, visando a otimização de certos tipos de programas. Os resultados de aceleração são apresentados para um conjunto de exemplos. Tendo em vista o mercado nacional de eletrônica, fortemente baseado em microcontroladores, estudam-se e mostram-se possibilidades de otimização e integração de sistemas baseados em tais processadores, assim como a aplicabilidade das mesmas técnicas para processadores dedicados. A viabilidade técnica desta realização é discutida através de exemplos baseados em aplicações reais. Finalmente, a validação de sistemas computacionais, em especial aqueles trabalhados nesta tese, é discutida. / This work discusses architectures and algorithms for the development of computational systems, which are based on a microprocessor (custom or off-the-shelf), the set of application programs and a dedicated HW, used to increase the performance of the whole system. The goal of this work is to show that, nowadays, the division line between SW and HW is smooth, and the transition from one to the other can be achieved by the system designer using a specific CAD in order to obtain a trade-off between cost and performance. The CAD environment is presented, followed by routine classification and optimization methods based on the former classification to increase the performance of the system. Techniques devoted to systems based on dedicated Risc processors are showed next, to optimize certain type of programs. Positive results are shown for a set of examples. Since the Brazilian electronics market is strongly based on microcontrollers, the study and results of optimization techniques regarding this type of systems are also presented. The same techniques can be applied to dedicated processors as well. Results of this proposal are obtained for a set of real world examples. The last topic of this work regards the validation of computational systems, mainly those presented throughout this work.

Procedimentos de teste para dispositivos eletrônicos tem sido construídos de forma a lidar com problemas, tais como geração de padrões de teste, cobertura de falhas e outros parâmetros tais como custo e tempo. Com o surgimento dos circuitos VLSI (Very Large Scale Integration), tais como os processadores, os problemas do teste tem aumentado. Com relação aos processadores, sua complexidade é um convite para o uso de procedimentos de teste funcionais, ignorando a estrutura física dos circuitos. Adicionalmente, informações sobre a estrutura do processador são geralmente desconhecidas por parte do usuário. No nível funcional, um processador é tratado como um sistema composto por blocos funcionais, cuja descrição pode ser obtida no manual do usuário. Cada bloco e caracterizado pela sua função, como por exemplo, a unidade lógica e aritmética, registradores, memória, etc... Testar o processador consiste em exercitar cada bloco com padrões de teste determinados. A utilização do processador transputer em situações onde se faz necessário um certo nível de confiabilidade depende da utilização de técnicas para detecção on-line. No presente trabalho é proposto um procedimento para o teste funcional do transputer. O teste funcional aqui proposto permite detecção de falhas on-line, em um contexto de aplicação periódica (pela suspensão temporária mas sem alteração do contexto da aplicação do usuário), com baixa degradação no desempenho global do sistema. Hipóteses e procedimentos relacionados a fabricação de circuitos não são considerados. Para possibilitar o uso de técnicas de teste convencionais, o transputer IMS T800 é particionado em blocos funcionais e um modelo para o teste, baseado na organização desse componente, e proposto. Este modelo é apoiado pela similaridade desse processador com um sistema microprocessado. Após o particionamento cada bloco funcional pode ser testado em separado; para os blocos que possuem organização como a de microprocessadores convencionais (tais como parte da CPU e a FPU), utiliza-se como base o método proposto por Robach and Saucier [ROB80]. De acordo com este método de teste funcional, as instruções do processador são modeladas por intermédio de grafos, que formam a base para definição de um conjunto mínimo de instruções. A execução desse conjunto exercita todos os elementos pertencentes ao respectivo bloco funcional do transputer. Entretanto, o procedimento proposto não é uma aplicação direta da metodologia citada, devido a características particulares do transputer, especialmente no que diz respeito ao paralelismo de operações, e sua estrutura de blocos internos. Com relação aos testes on-line, a utilização de um conjunto de instruções reduzido possibilita a realização de um teste rápido, reduzindo perdas de desempenho. Para os blocos restantes, de acordo com suas características, são construídos procedimentos de teste específicos. A freqüência de execução é ajustável para cada bloco. Dependendo das exigências da aplicação, alguns procedimentos podem ser omitidos, reduzindo a carga provocada pelo procedimento de teste no desempenho do sistema. A validação do procedimento de teste é realizada de duas maneiras: injeção de falhas, para verificar a capacidade de detecção: e avaliação de desempenho, para identificar o nível de degradação causado pela utilização do procedimento de teste em um sistema genérico. Apesar desse trabalho ter sido desenvolvido com base na estrutura da maquina TNODE [TEL91] e na abordagem de teste global descrita em [NUN93b], o procedimento de teste proposto pode ser utilizado em qualquer sistema composto por transputers, cujos parâmetros de aplicação se enquadrem nos requisitos usados neste trabalho. / Test procedures for electronic devices have been planned in order to deal with problems as test pattern generation, fault coverage and other parameters as cost and time. With the advent of very large scale integration (VLSI) circuits, such as the microprocessors, the test problems have arised. Concerning processors, their complexity is an invitation to the use of functional test procedures, ignoring the physical structure of the circuit. Further, structural information about the processor is, in general, unknown by users. In a functional level, a processor is seen as a system made up of functional blocks, whose description can be obtained from the user's manual. Each block is characterized by its function, as arithmetic and logic unit, registers, memory, etc... Testing the processor consists of exercising every block with specified test patterns. The use of the transputer processor in situations where reliability is needed depends on the use of on-line detection techniques. In this work, a functional test procedure for the transputer is proposed. The functional test here proposed intends to allow on-line fault detection, in a context of periodical application, with low degradation in global system performance. Hypotheses and procedures related to the fabrication process are not concerned. In order to make possible the use of conventional test techniques, the IMS T800 transputer is partitioned in functional blocks and a test model, based on the architecture of this component, is proposed. This model is supported by the similarity of this processor with a microprocessor system. Then each functional block may be tested in separate; for the blocks that have conventional microprocessor architecture (as part of the CPU and the FPU), the method proposed by Robach and Saucier [ROB80] is used. According to this functional test method, processor instructions are modeled by means of graphs which are the basis to find a minimal instruction set. The execution of this set exercises all elements that belong to the respective functional block of the transputer. Therefore, it is not a straight application of that methodology due to particular characteristics of the transputer, specially concerning the parallelism of operation and its internal blocks structure. Concerning on-line tests, the use of a reduced instruction set allows a fast test realization, reducing the overhead over system performance. For the remainder blocks, specific test procedures are built according to their features. The frequency of execution is adjustable to each block. Depending on the application constraints, some procedures may be omitted, reducing the overhead produced by the test procedure over the system performance. The validation of the test procedure may be done by means of: fault injection, to verify the faults coverage parameters; and performance evaluation, to identify degradation level caused by the inclusion of test procedure in a generic system. Although this work has been developed with basis in the structure of the T-NODE machine [TEL91] and the global test approach described in [NUN93b], it can be used in other transputer systems whose application parameters are similar to those here used.

Orientador: Nelson Luis Cappelli / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Agricola / Made available in DSpace on 2018-08-06T21:31:33Z (GMT). No. of bitstreams: 1 Lima_ThalesCoelhoBorges_D.pdf: 3224309 bytes, checksum: 0b88922a88b1f511034fc43574f8d0e3 (MD5) Previous issue date: 2006 / Resumo: Este trabalho apresenta o desenvolvimento de um equipamento microprocessado, de custo reduzido, para geração de sinal de correção diferencial para GPS, em tempo real e configuração e supervisão do receptor GPS base. Foi estruturado em duas etapas. Na primeira, desenvolveu-se um protótipo com o intuito de comprovar a viabilidade técnica e econômica e na segunda, o desenvolvimento do equipamento de correção diferencial capaz de atuar de forma autônoma. O aplicativo computacional desenvolvido é responsável pela geração do sinal de correção diferencial no formato do protocolo RTCM SC-104, configuração e inicialização do receptor GPS e operações de geo-referenciamento. O equipamento de correção diferencial possui um microcontrolador dedicado, display alfanumérico, teclado multifunção para configuração e operação do sistema e interfaces de comunicação. A placa processadora possui duas interfaces seriais padrão RS-232C. Uma delas tem a função de configuração e leitura das informações geradas pelo receptor GPS base. A outra atua somente como saída, enviando o sinal de correção diferencial. Desenvolveu-se um sistema de modulação/demodulação e conversão de taxa, de custo reduzido, para ajustar o sinal ao meio de comunicação. Este sistema é constituído por dois módulos independentes, onde um deles está conectado ao equipamento de correção diferencial na transmissão e o outro no módulo receptor para o envio ao receptor GPS móvel. Fez-se uso de rádios de comunicação VHF/UHF para o envio do sinal de correção. Foram realizados diversos testes ao longo do desenvolvimento de todas as etapas deste trabalho. Inicialmente, avaliou-se o aplicativo computacional responsável pela geração do sinal de correção diferencial no formato RTCM-SC 104. Nos testes subseqüentes avaliaram-se o sistema de comunicação proposto, as rotinas desenvolvidas para a configuração do receptor GPS e o equipamento de correção diferencial final. O projeto do equipamento microprocessado mostrou que é possível a construção de uma estação privada para a geração do sinal de correção diferencial, de custo reduzido, possibilitando o aumento do número de usuários no segmento agrícola, por meio da redução do custo dos sistemas de posicionamento / Abstract: This work presents the development of low cost microprocessor-based equipment that generates differential correction signal to GPS, in real time, and the configuration and supervision of GPS base receptor. It was structured in two phases. In the first one, a prototype was developed aiming to prove its economical and technical viability and in the second one, the development of the equipment of differential correction able to act in an autonomous way. The computer application developed is responsible to generate the differential correction signal in the RTCM SC-104 protocol format, the configuration and initialization of the GPS receptor and the geo-reference operations. The equipment developed has a dedicated microcontroller, alphanumeric display, multifunctional keyboard for the configuration and operation of the system and the communication interfaces. The motherboard has two serial interfaces RS-232C standard. The first interface function is to configure and to read the information generated by the GPS base receptor. The second performs only as ¿gate¿, to send the differential correction signal. A low cost system of modulation/demodulation and ¿tax¿ conversion was developed, to adjust the signal and communication channel. This system has two independent modules, one module is connected to the differential correction equipment in the transmission and the second is connected to the receptor to send the signal to the mobile GPS. Radio communication UHF/VHF was used to send the correction signal. Several tests were performed during the all the phases of the development. First, the computer application responsible to generate the differential correction signal RTCM-SC 104 standard was evaluated. Second, the proposed communication system and the configuration routines for the GPS receptor and the final differential correction equipment were tested. The micro processed equipment project proved that is possible to build a private low cost station to generate the differential correction signal, allowing the increase the number of agriculturist business users, by reducing the cost of the positioning systems / Doutorado / Maquinas Agricolas / Doutor em Engenharia Agrícola

Orientador: Furio Damiani / Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-09T02:54:55Z (GMT). No. of bitstreams: 1 Bozinis_GeorgeEmmanuel_D.pdf: 8926774 bytes, checksum: 885e123bc4cdb155dc8ad0315768e851 (MD5) Previous issue date: 2007 / Resumo: O propósito deste trabalho é estudar em detalhe a implementação em hardware de algoritmos neuro-genéticos. Uma representação numérica inédita com características neurais e genéticas e um algoritmo para sua utilização são apresentados e usados no desenvolvimento de um coprocessador com uma seção neural baseada na análise de componentes principais (PCA). As operações genéticas recombinação, mutação, mutação de máscara e intercâmbio, específicas para este modelo, são apresentadas. Também foi criada e implementada uma metodologia de cálculo da curva de ativação neural usando apenas lógica combinacional. Como resultado adicional a implementação, realizada na linguagem VHDL e seguindo a norma Wishbone, pode ser facilmente reutilizada / Abstract: The intention of this work is to study the hardware implementation of neuro-genetic algorithms in detail. A novel numerical representation with neural and genetic characteristics and an algorithm for its utilization are presented and used in the development of a coprocessor with a neural section based on the principal component analysis (PCA). The genetic operations: crossover, mutation, mask mutation and swap, specific for this mode!, are presented. Also, a methodology for the calculation of the neural activation curve was created and implemented using only combinational logic. Additionally, the implementation, carried through in VHDL language and following the Wishbone standard, can be easily reused / Doutorado / Eletrônica, Microeletrônica e Optoeletrônica / Doutor em Engenharia Elétrica

Orientador: Pedro Peixoto Ferreira / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Filosofia e Ciências Humanas / Made available in DSpace on 2018-08-26T09:27:12Z (GMT). No. of bitstreams: 1 SchiavettoAmancio_Stefano_M.pdf: 3408621 bytes, checksum: 462b8936b10e3367afd245c41299f6b6 (MD5) Previous issue date: 2014 / Resumo: O objeto desta dissertação consiste no estudo da relação entre tecnicidade e capital a partir da concretização dos microprocessadores da empresa Intel, no período 1971-1999, e dos microprocessadores da comunidade de hardware livre OpenCores, no período 1999-2013, e como essas têm convertido tais objetos técnicos em capital. Compara-se, de um lado, como a empresa Intel têm registrado seus microprocessadores em licenças proprietárias e investido numa indústria internacional para comercialização de microcomputadores de conhecimento técnico restrito às empresas inventoras. De outro lado, como a comunidade OpenCores têm registrado seus microprocessadores em licenças livres e participado de um movimento internacional que disponibiliza integralmente o conhecimento técnico e gera capital a partir da prestação de serviços de montagem e manutenção em microcomputadores. Como referenciais teóricos para compreensão dos conceitos de tecnicidade e de capital, das formas de trabalho e da geração de valor, são estudadas as obras Do Modo de Existência dos Objetos Técnicos, de Simondon, e O Capital, de Marx. / Abstract: The object of this dissertation is the study of the relationship between technicality and capital from the Intel's development of microprocessors, in the period 1971-1999, and the Open Cores' development of microprocessor, in the period 1999-2013 ¿ the first a worldwide company, the second an international community of free hardware ¿ and how both had converted such technical objects in capital. It is compared, on one side, how Intel has registered its microprocessors in proprietary licenses and invested in an international microcomputer industry, in which technical knowledge is restricted to inventors companies. On the other hand, how the community OpenCores has registered its microprocessors in free licenses and participated of an international movement that offers full technical knowledge at the same time while generates capital by providing installation and maintenance services in microcomputers. Finally, here, as reference for theoretical understanding of the concepts of technicality and capital, the kinds of labor and value generation, are studied the work of Simondon, The Mode of Existence of Technical Objects, and the work of Marx, The Capital / Mestrado / Sociologia / Mestre em Sociologia

Atividades de pesquisa enfocando a síntese de sistemas dedicados ou de aplicação específica têm sido bastante intensa, motivada, entre outras causas pela diversidade de aplicações desta classe de sistemas, usados seja em eletrodomésticos, seja em processamento tridimensional, navegação e guiagem, entre outros. Este trabalho trata da implementação de processadores para sistemas dedicados a partir de um conjunto de instruções específicas para uma aplicação. Este conjunto de instruções é a especificação inicial e se deseja dispor de um hardware que o suporte. A fim de auxiliar o projetista nesta situação, neste trabalho é proposta uma abordagem de projeto baseada na visão de um processador constituído de duas partes: o processador de instruções, responsável pela coordenação das operações e o processador de dados onde os dados são transformados. Neste trabalho a função do processador de instruções é desempenhada por um software enquanto que o processador de dados é implementado usando uma ferramenta de síntese para componentes programáveis.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.

Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. / Recent deep-submicron technology-based ICs are significantly more vulnerable to transient faults. The arisen errors are thus also more critical than they have ever been before. This thesis presents a further novel benefit of the Quasi-Delay Insensitive (QDI) asynchronous circuits in terms of reliability: their strong natural ability to mitigate longduration transient faults that are severe in modern synchronous circuits. A methodology to evaluate comparatively the transient-fault effects on synchronous and QDI asynchronous circuits is presented. Furthermore, a method to obtain the transient-fault mitigation ability of the QDI circuits’ memory elements (i.e., the C-elements) is also proposed. Finally, mitigation techniques are suggested to increase even more the Celements’ transient-fault attenuation, and thus also the QDI asynchronous systems’ robustness.

Orientador: José Raimundo de Oliveira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-20T00:16:51Z (GMT). No. of bitstreams: 1 Belle_Adriane_M.pdf: 2685338 bytes, checksum: 49d8e047de984e5ce1da6b33a9aac90c (MD5) Previous issue date: 2011 / Resumo: A tecnologia dos processadores tem crescido rapidamente nos últimos anos. Em contrapartida, o ensino de arquitetura de computadores tem dificuldade de acompanhar esta evolução. Os livros textos e as aulas ainda utilizam de recursos estáticos que precisam de longas explicações. Esta dinâmica torna-se incompatível, inclusive, com as experiências, como usuários, de muitos alunos. Este trabalho propõe o desenvolvimento de um ambiente computacional (framework) para apoio ao ensino de arquitetura de processamento, denominado MODPRO. A ideia é dispor de módulos que possam ser interligados formando diversas possíveis estruturas de processamento. Desta maneira, o professor pode desenvolver junto aos alunos e expor de forma visual (utilizando de animações) desde componentes básicos até estruturas de processamento mais avançadas. O MODPRO é composto por um simulador, denominado SIMPRO o qual exibe de forma animada, passo a passo, ou em tempo real, o fluxo de dados e de sinais dentro da estrutura de processamento estudada. O SIMPRO foi desenvolvido em linguagem Javascript e utiliza recursos de Cascading Style Sheets, podendo, ainda, ser acessado pela web. O MODPRO ainda é composto por um emulador, chamado EMUPRO que contém os mesmos módulos do SIMPRO. O seu diferencial está relacionado ao fato de ter sido totalmente desenvolvido em hardware, utilizando a ferramenta QUARTUS II da Altera. Com este recurso, os alunos podem, em laboratório, validar a estrutura desenvolvida em classe. Por serem modulares, tanto o simulador SIMPRO quanto o emulador EMUPRO permitem que novos recursos (módulos) possam ser adicionados, permitindo assim, o ensino e o estudo de diferentes estruturas de processamento / Abstract: The processor technology has grown rapidly in recent years. In constrast, the teaching of computer architectures has difficulties to follow such evolution. The books and the classes still use static resources which need long explanations. This dynamic becomes incompatible with the experiences desirable for most students. This work proposes the development of a computational environment (framework) to support the teaching of processing architecture, which is called MODPRO. The idea is to have modules that can be connected together forming several possible processing structures. Therefore, the professor can develop different scenarios with the students and expose in a visual way (using animation features), from basic components to more advanced processing structures. The MODPRO consists of a simulator, called SIMPRO which displays (in an animated form), step by step or in real-time, the data flow and the signal processing within the structure being studied. The SIMPRO was developed in JavaScript language, uses Cascading Style Sheets and can be accessed via web. The MODPRO also consistes in an emulator called EMUPRO, which contains the same modules of SIMPRO. Its differential is related to the fact that it has been developed entirely in hardware, using the development environment QUARTUS II from Altera. Basically, with the features of MODPRO, the students can validate, in laboratory, the frameworks and the processing structures developed during the classes. Because they are modular, both the simulator SIMPRO and the emulator EMUPRO allow the addition of new features (modules), besides allowing the teaching and the study of different processing structures / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica