Submitted by Setor de Tratamento da Informa??o - BC/PUCRS (tede2@pucrs.br) on 2015-06-29T12:40:33Z No. of bitstreams: 1 471296 - Texto Completo.pdf: 2108698 bytes, checksum: 3b45f65685531967cfcb1b4458fc269a (MD5) / Made available in DSpace on 2015-06-29T12:40:33Z (GMT). No. of bitstreams: 1 471296 - Texto Completo.pdf: 2108698 bytes, checksum: 3b45f65685531967cfcb1b4458fc269a (MD5) Previous issue date: 2015-03-30 / Multiprocessor System-on-Chip (MPSoC) based on Network-on-Chip (NoC) incorporates a lot of Processing Elements (PEs) in order to perform applications with high degree of parallelism/concurrence. These applications consist of several communicating tasks that are dynamically mapped into the PEs of the target architecture. When the number of application tasks grows, the complexity of mapping also grows, possibly reducing the effectiveness and/or efficiency of the solution. An approach for the mapping optimization is the introduction of a previous step called partitioning, which allows to organize the tasks interaction through an efficient grouping, reducing the number of mapping alternatives. This paper proposes the Partition Reduce (PR) algorithm, which is a task partitioning approach inspired on MapReduce algorithm, where tasks are partitioned by a deterministic iterative clustering. The PR was analyzed according to its effectiveness and efficiency to minimize the energy consumption caused by the communication in the target architecture and to balance the processing load on the PEs. Experimental results, containing a wide range of complex tasks, show that PR is more effective in generating partitions with low power consumption and efficient load balancing at any level of tasks complexity, when compared with the simulated annealing (SA) algorithm. Moreover, the results show that the algorithm is efficient only for medium or high complexity applications. / Sistema multiprocessado intrachip, em ingl?s Multiprocessor System-on-Chip (MPSoC), com comunica??o baseada em rede intrachip, em ingl?s Network-on-Chip (NoC), integra grande quantidade de Elementos de Processamento (PEs) com o objetivo de executar aplica??es com alto grau de paralelismo/concorr?ncia. Estas aplica??es s?o compostas por diversas tarefas comunicantes, que s?o mapeadas dinamicamente nos PEs da arquitetura alvo. Quando cresce o n?mero de tarefas da aplica??o, a complexidade do mapeamento tamb?m cresce, podendo reduzir a efic?cia e/ou a efici?ncia da solu??o encontrada. Uma abordagem para otimizar o mapeamento ? a introdu??o de uma etapa anterior denominada particionamento, que permite organizar a intera??o das tarefas atrav?s de um agrupamento eficiente, reduzindo o n?mero de alternativas do mapeamento. Esta disserta??o prop?e o algoritmo Partition Reduce (PR), que ? uma abordagem de particionamento de tarefas baseada no algoritmo MapReduce, onde as tarefas s?o particionadas atrav?s de um agrupamento iterativo determin?stico. O PR foi analisado quanto a sua efic?cia e efici?ncia para minimizar o consumo de energia causada pela comunica??o na arquitetura alvo e para balancear a carga de processamento nos PEs. Resultados experimentais, contendo um conjunto variado de complexidade de tarefas, demonstram que o PR ? mais eficiente na gera??o de parti??es com baixo consumo de energia e com um balanceamento de carga eficiente para qualquer n?vel de complexidade de tarefas, quando comparado com o Simulated Annealing (SA). Por outro lado, os resultados mostram que o algoritmo ? eficaz apenas para aplica??es de m?dia e alta complexidade.

Este trabalho aborda o problema de dimensionamento portas lógicas e assinalamento de Vt para otimização de potência, área e temporização em circuitos integrados modernos. O fluxo proposto é aplicado aos conjuntos de circuitos de teste dos Concursos do International Symposium on Physical Design (ISPD) de 2012 e 2013. Este fluxo também é adapatado e avaliado nos estágios pós posicionamento e roteamento global em projetos industriais de circuitos integrados, que utilizam uma ferramenta precisa de análise estática de temporização. As técnicas propostas geram as melhores soluções para todos os circuitos de teste do Concurso do ISPD 2013 (no qual foi a ferramenta vencedora), com em média 8% menos consumo de potência estática quando comparada com os outros concorrentes. Além disso, após algumas modificações nos algoritmos, nós reduzimos o consumo em mais 10% em média a pontência estáticas com relação aos resultados do concurso. O foco deste trabalho é desenvolver e aplicar um algoritmo estado-da-arte de seleção portas lógicas para melhorar ainda mais projetos industriais de alto desempenho já otimizados após as fases de posicionamento e roteamento do fluxo de projeto físico industrial. Vamos apresentar e discutir vários problemas encontrados quando da aplicação de técnicas de otimização global em projetos industriais reais que não são totalmente cobertos em publicações encontradas na literatura. Os métodos propostos geram as melhores soluções para todos os circuitos de referência no Concurso do ISPD 2013, no qual foi a solução vencedora. Considerando a aplicação industrial, as técnicas propostas reduzem a potência estática em até 18,2 %, com redução média de 10,4 %, sem qualquer degradação na qualidade de temporização do circuito. / This work addresses the gate sizing and Vt assignment problem for power, area and timing optimization in modern integrated circuits (IC). The proposed flow is applied to the Benchmark Suites of the International Symposium on Physical Design (ISPD) 2012 and 2013 Contests. It is also adapted and evaluated in the post placement and post global routing stage of an industrial IC design flow using a sign-off static timing analysis engine. The proposed techniques are able to generate the best solutions for all benchmarks in the ISPD 2013 Contest (in which we were the winning team), with on average 8% lower leakage with respect to all other contestants. Also, after some refinements in the algorithms, we reduce leakage by another 10% on average over the contest results. The focus of this work is to develop and apply a state-of-the-art cell selection algorithm to further improve already optimized high-performance industrial designs after the placement and routing stages of the industrial physical design flow. We present the basic concepts involved in the gate sizing problem and how earlier literature addresses it. Several problems found when applying global optimization techniques in real-life industrial designs, which are not fully covered in publications found in literature, are presented and discussed. Considering the industrial application, the proposed techniques reduce leakage power by up to 18.2%, with average reduction of 10.4% without any degradation in timing quality.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

O avanço das tecnologias de circuitos integrados (CIs) levanta importantes questões relacionadas à confiabilidade e à robustez de sistemas eletrônicos. A diminuição da geometria dos transistores, a redução dos níveis de tensão, as menores capacitâncias e portanto menores correntes e cargas para alimentar os circuitos, além das freqüências de relógio elevadas, têm tornado os CIs mais vulneráveis a falhas, especialmente àquelas causadas por ruído elétrico ou por efeitos induzidos pela radiação. Os efeitos induzidos pela radiação conhecidos como Soft Single Event Effects (Soft SEEs) podem ser classificados em: Single Event Upsets (SEUs) diretos em nós de elementos de armazenagem que resultam em inversões de bits; e pulsos transientes Single Event Transients (SETs) em qualquer nó do circuito. Especialmente SETs em circuitos combinacionais podem se propagar até os elementos de armazenagem e podem ser capturados. Estas errôneas armazenagens podem também serem chamadas de SEUs indiretos. Falhas como SETs e SEUs podem provocar erros em operações funcionais de um CI. Os conhecidos Soft Errors (SEs) são caracterizados por valores armazenados erradamente em elementos de memória durante o uso do CI. SEs podem produzir sérias conseqüências em aplicações de CIs devido à sua natureza não permanente e não recorrente. Por essas razões, mecanismos de proteção para evitar SEs através de técnicas de tolerância a falhas, no mínimo em um nível de abstração do projeto, são atualmente fundamentais para melhorar a confiabilidade de sistemas. Neste trabalho de dissertação, uma versão tolerante a falhas de um microprocessador 8-bits de produção em massa da família M68HC11 foi projetada. A arquitetura é capaz de tolerar SETs e SEUs. Baseado nas técnicas de Redundância Modular Tripla (TMR) e Redundância no Tempo (TR), um esquema de proteção foi projetado e implementado em alto nível no microprocessador alvo usando apenas portas lógicas padrões. O esquema projetado preserva as características da arquitetura padrão de tal forma que a reusabilidade das aplicações do microprocessador é garantida. Um típico fluxo de projeto de circuitos integrados foi desenvolvido através de ferramentas de CAD comerciais. Testes funcionais e injeções de falhas através da simulação de execuções de benchmarks foram realizados como um teste de verificação do projeto. Além disto, detalhes do projeto do circuito integrado tolerante a falhas e resultados em área, performance e potência foram comparados com uma versão não protegida do microprocessador. A área do core aumentou 102,64 % para proteger o circuito alvo contra SETs e SEUs. A performance foi degrada em 12,73 % e o consumo de potência cresceu cerca de 49 % para um conjunto de benchmarks. A área resultante do chip robusto foi aproximadamente 5,707 mm². / The advance of the IC technologies raises important issues related to the reliability and robustness of electronic systems. The transistor scale by shrinking its geometry, the voltage reduction, the lesser capacitances and therefore smaller currents and charges to supply the circuits, besides the higher clock frequencies, have made the IC more vulnerable to faults, especially those faults caused by electrical noise or radiationinduced effects. The radiation-induced effects known as Soft Single Event Effects (Soft SEEs) can be classified into: direct Single Event Upsets (SEUs) at nodes of storage elements that result in bit flips; and Single Event Transient (SET) pulses at any circuit node. Especially SETs on combinational circuits might propagate itself up to the storage elements and might be captured. These erroneous storages can be also called indirect SEUs. Faults like SETs and SEUs can provoke errors in functional operations of an IC. The known Soft Errors (SEs) are characterized by values stored wrongly on memory elements during the use of the IC. They can make serious consequences in IC applications due to their non-permanent and non-recurring nature. By these reasons, protection mechanisms to avoid SEs by using fault-tolerance techniques, at least in one abstraction level of the design, are currently fundamental to improve the reliability of systems. In this dissertation work, a fault-tolerant IC version of a mass-produced 8-bit microprocessor from the M68HC11 family was designed. It is able to tolerate SETs and SEUs. Based on the Triple Modular Redundancy (TMR) and Time Redundancy (TR) fault-tolerance techniques, a protection scheme was designed and implemented at high level in the target microprocessor by using only standard logic gates. The designed scheme preserves the standard-architecture characteristics in such way that the reusability of microprocessor applications is guaranteed. A typical IC design flow was developed by means of commercial CAD tools. Functional testing and fault injection simulations through benchmark executions were performed as a design verification testing. Furthermore, fault-tolerant IC design issues and results in area, performance and power were compared with a non-protected microprocessor version. The core area increased by 102.64 % to protect the target circuit against SETs and SEUs. The performance was degraded in 12.73 % and the power consumption grew around 49 % for a set of benchmarks. The resulting area of the robust chip was approximately 5.707 mm².

Neste trabalho foi elaborado um microcontrolador 8051 tolerante à radiação, usando para isso técnicas de recomputação de instruções. A base para este trabalho foi a descrição VHDL desse microcontrolador, sendo proposto o uso de sensores de radiação, Bulk-BICS, e códigos de proteção de erros para os elementos de memória, como forma de suporte à técnica apresentada. Inicialmente serão abordados sucintamente a origem e os efeitos prejudiciais da radiação nos dispositivos eletrônicos, motivando a realização deste trabalho. Serão mostrados em detalhes os passos para implementar a técnica de recomputação, que consiste em monitorar os sensores e, ao ser detectado um pulso transiente, fazer o processador reler a última instrução e executá-la novamente, a fim de mitigar o efeito do SET (Single Event Transient). Para isso a manipulação do contador de programa (PC) e o apontador de pilha (SP) são fundamentais. Durante esse processo também deve ser garantido que nenhum dado, potencialmente corrompido, seja armazenado na memória. Contra SEUs (Single Event Upsets) é pressuposto que todos os elementos de memória do microcontrolador estão protegidos através de algum código de correção de erros, assunto já pesquisado por outros autores. Na seqüência serão apresentadas várias simulações realizadas, onde é possível ver o processo de recomputação sendo iniciado a partir da incidência de partículas geradas através de um testbench. Por fim será feita uma comparação entre o 8051 original e o protegido, mostrando dados de área, freqüência de operação e potência de cada um. / This work presents a radiation hard 8051 microcontroller, designed using instruction recomputation techniques. The basis for this work was the VHDL description of the microcontroller. To make the microcontroller radiation hard, built in radiation sensors, called Bulk-BICS, were use to protect the combinational logic blocks. Codes for error detection and correction were used to protect the memory elements. Initially, this work discusses the sources of ionizing radiation and its harmful effects on digital integrated circuits, showing the motivation for this work. Next, the details of the implemented instruction re-computation technique are shown. It consists in monitoring the radiation sensors and, if the incidence of ionizing radiation is detected, the processor reads the last instruction and executes it again, in order to mitigate the effect of a single event transient (SET). In order to implement this re-computation, the manipulation of the program counter (PC) and stack pointer (SP) is essential. During this process it must be guaranteed that any data, potentially corrupted, will not be stored in memory. Regarding radiation effects on memory elements (Single Event Upsets-SEUs), it is assumed that all memory elements of the microcontroller are protected by some error detection and correction code, a topic previously studied by other authors. Finally, several simulations will be shown, where it is possible to see the evolution of the re-computation process, from the detection of the incidence of ionizing radiation (incidence generated by a testbench) to the full re-computation of the instruction. Finally, a comparison is made between the performance of the original 8051 and the radiation hardened version, showing overheads of area, frequency of operation and power.

Submitted by Marcos Samuel (msamjunior@gmail.com) on 2017-02-06T16:06:40Z No. of bitstreams: 1 Dissertação José Alejandro Moreno Alfonzo CD.pdf: 3426443 bytes, checksum: eff3ebe91d0f0c62d89859a0eae55e8e (MD5) / Approved for entry into archive by Vanessa Reis (vanessa.jamile@ufba.br) on 2017-02-07T10:49:56Z (GMT) No. of bitstreams: 1 Dissertação José Alejandro Moreno Alfonzo CD.pdf: 3426443 bytes, checksum: eff3ebe91d0f0c62d89859a0eae55e8e (MD5) / Made available in DSpace on 2017-02-07T10:49:57Z (GMT). No. of bitstreams: 1 Dissertação José Alejandro Moreno Alfonzo CD.pdf: 3426443 bytes, checksum: eff3ebe91d0f0c62d89859a0eae55e8e (MD5) / Este trabalho descreve a proposta de automação de holofotes modelo DTS SCENA 650/1000 S, a serem usados como iluminador solar contínuo com emissão no visível. O iluminador irá equipar o Laboratório de Certificação de Componentes para Sistemas de Energia Solar Fotovoltaica, localizado no Parque Tecnológico da Bahia, possibilitando verificar a conformidade das normas CEI da Commission Electrotechnique Internationale. Estes dispositivos são fundamentais para os testes de certificação propostos no escopo do projeto de um laboratório de certificação em conformidade com normas brasileiras e internacionais. Foram conduzidos testes que justificam cada uma das soluções adotadas na automação do dispositivo, em especial a distribuição espacial do campo de radiação, comportamento térmico da lâmpada e o impacto do sistema de arrefecimento nas medidas de irradiância. Foram instrumentados cinco holofotes espaçados entre si de 127 milímetros (5 polegadas), de forma a concentrar horizontalmente a iluminação. Além disso, foi instalado um piranômetro de fabricação Kipp-Zonen, modelo CMP-21, em um suporte com dois graus de liberdade para avaliar as características de homogeneidade do campo de radiação exigida pela norma – assim foram testadas uniformidade e estabilidade. A solução tecnológica adotada não só automatizou o mecanismo de ajuste do foco do holofote, o sistema de arrefecimento melhorou seu desempenho emissivo diminuindo erro na estabilidade de 6,02% para 0,46%. Ao final, o protótipo mostra ter classificação A e B em não uniformidade, dependendo da configuração utilizada, classificação A em estabilidade e classificação C em distribuição espectral, em uma escala de três níveis: A, B ou C definidas pela norma CEI 60904-9, resultando em um equipamento robusto e estável.

Atualmente, pode-se observar que a Lei de Moore vem estagnando. A freqüência de operação já não cresce da mesma forma, e a potência consumida aumenta drasticamente em processadores de propósito geral. Ao mesmo tempo, sistemas embarcados vêm se tornando cada vez mais heterogêneos, caracterizados por uma grande quantidade de modelos computacionais diferentes, sendo executados em um mesmo dispositivo. Desta maneira, como novas tecnologias que irão substituir totalmente ou parcialmente o silício estão surgindo, novas soluções arquiteturais são necessárias. Apesar de sistemas reconfiguráveis já terem demonstrado serem candidatos em potencial para os problemas supracitados, ganhos significativos de desempenho são alcançados apenas em programas que manipulam dados massivamente, não representando a realidade dos sistemas atuais. Ademais, o seu uso em alta escala ainda está limitado à utilização de ferramentas ou compiladores que, claramente, não mantêm a compatibilidade de software e a reutilização do código binário já existente. Baseando-se nestes fatos, a presente tese propõe uma nova técnica para, utilizando um sistema reconfigurável, otimizar tanto programas orientados a dados como aqueles orientados a controle, sem a necessidade de modificação do código fonte ou binário. Para isto, um algoritmo de Tradução Binária, que trabalha em paralelo ao processador, foi desenvolvido. O mecanismo proposto é responsável pela transformação de seqüências de instruções, em tempo de execução, para serem executadas em uma unidade funcional reconfigurável de granularidade grossa, suportando execução especulativa. Desta maneira, é possível aproveitar as vantagens do uso da lógica combinacional para aumentar o desempenho e reduzir o gasto de energia, mantendo a compatibilidade binária em um processo totalmente transparente. Três diferentes estudos de caso foram feitos: os processadores Java e MIPS R3000 – representando o campo de sistemas embarcados – e o conjunto de ferramentas Simplescalar, que simula um processador superescalar baseado no MIPS R10000 – representando o mercado de processadores de propósito geral. / As Moore’s law is losing steam, one already sees the phenomenon of clock frequency reduction caused by the excessive power dissipation in general purpose processors. At the same time, embedded systems are getting more heterogeneous, characterized by a high diversity of computational models coexisting in a single device. Therefore, as innovative technologies that will completely or partially replace silicon are arising, new architectural alternatives are necessary. Although reconfigurable computing has already shown to be a potential solution for such problems, significant speedups are achieved just in very specific dataflow oriented software, not representing the reality of nowadays systems. Moreover, its wide spread use is still withheld by the need of special tools and compilers, which clearly preclude software portability and reuse of legacy code. Based on all these facts, this thesis presents a new technique using reconfigurable systems to optimize both control and dataflow oriented software without the need of any modification in the source or binary codes. For that, a Binary Translation algorithm has been developed, which works in parallel to the processor. The proposed mechanism is responsible for transforming sequences of instructions at runtime to be executed on a dynamic coarse-grain reconfigurable array, supporting speculative execution. This way, it is possible to take advantage of using pure combinational logic to speed up the execution, maintaining full binary compatibility in a totally transparent process. Three different case studies were evaluated: a Java Processor and a MIPS R3000 – representing the embedded systems field – and the Simplescalar Toolset, a widely used toolset that simulates a superscalar architecture based on the MIPS R10000 processor – representing the general-purpose market.

Este trabalho aborda o problema de dimensionamento portas lógicas e assinalamento de Vt para otimização de potência, área e temporização em circuitos integrados modernos. O fluxo proposto é aplicado aos conjuntos de circuitos de teste dos Concursos do International Symposium on Physical Design (ISPD) de 2012 e 2013. Este fluxo também é adapatado e avaliado nos estágios pós posicionamento e roteamento global em projetos industriais de circuitos integrados, que utilizam uma ferramenta precisa de análise estática de temporização. As técnicas propostas geram as melhores soluções para todos os circuitos de teste do Concurso do ISPD 2013 (no qual foi a ferramenta vencedora), com em média 8% menos consumo de potência estática quando comparada com os outros concorrentes. Além disso, após algumas modificações nos algoritmos, nós reduzimos o consumo em mais 10% em média a pontência estáticas com relação aos resultados do concurso. O foco deste trabalho é desenvolver e aplicar um algoritmo estado-da-arte de seleção portas lógicas para melhorar ainda mais projetos industriais de alto desempenho já otimizados após as fases de posicionamento e roteamento do fluxo de projeto físico industrial. Vamos apresentar e discutir vários problemas encontrados quando da aplicação de técnicas de otimização global em projetos industriais reais que não são totalmente cobertos em publicações encontradas na literatura. Os métodos propostos geram as melhores soluções para todos os circuitos de referência no Concurso do ISPD 2013, no qual foi a solução vencedora. Considerando a aplicação industrial, as técnicas propostas reduzem a potência estática em até 18,2 %, com redução média de 10,4 %, sem qualquer degradação na qualidade de temporização do circuito. / This work addresses the gate sizing and Vt assignment problem for power, area and timing optimization in modern integrated circuits (IC). The proposed flow is applied to the Benchmark Suites of the International Symposium on Physical Design (ISPD) 2012 and 2013 Contests. It is also adapted and evaluated in the post placement and post global routing stage of an industrial IC design flow using a sign-off static timing analysis engine. The proposed techniques are able to generate the best solutions for all benchmarks in the ISPD 2013 Contest (in which we were the winning team), with on average 8% lower leakage with respect to all other contestants. Also, after some refinements in the algorithms, we reduce leakage by another 10% on average over the contest results. The focus of this work is to develop and apply a state-of-the-art cell selection algorithm to further improve already optimized high-performance industrial designs after the placement and routing stages of the industrial physical design flow. We present the basic concepts involved in the gate sizing problem and how earlier literature addresses it. Several problems found when applying global optimization techniques in real-life industrial designs, which are not fully covered in publications found in literature, are presented and discussed. Considering the industrial application, the proposed techniques reduce leakage power by up to 18.2%, with average reduction of 10.4% without any degradation in timing quality.

Neste trabalho foi elaborado um microcontrolador 8051 tolerante à radiação, usando para isso técnicas de recomputação de instruções. A base para este trabalho foi a descrição VHDL desse microcontrolador, sendo proposto o uso de sensores de radiação, Bulk-BICS, e códigos de proteção de erros para os elementos de memória, como forma de suporte à técnica apresentada. Inicialmente serão abordados sucintamente a origem e os efeitos prejudiciais da radiação nos dispositivos eletrônicos, motivando a realização deste trabalho. Serão mostrados em detalhes os passos para implementar a técnica de recomputação, que consiste em monitorar os sensores e, ao ser detectado um pulso transiente, fazer o processador reler a última instrução e executá-la novamente, a fim de mitigar o efeito do SET (Single Event Transient). Para isso a manipulação do contador de programa (PC) e o apontador de pilha (SP) são fundamentais. Durante esse processo também deve ser garantido que nenhum dado, potencialmente corrompido, seja armazenado na memória. Contra SEUs (Single Event Upsets) é pressuposto que todos os elementos de memória do microcontrolador estão protegidos através de algum código de correção de erros, assunto já pesquisado por outros autores. Na seqüência serão apresentadas várias simulações realizadas, onde é possível ver o processo de recomputação sendo iniciado a partir da incidência de partículas geradas através de um testbench. Por fim será feita uma comparação entre o 8051 original e o protegido, mostrando dados de área, freqüência de operação e potência de cada um. / This work presents a radiation hard 8051 microcontroller, designed using instruction recomputation techniques. The basis for this work was the VHDL description of the microcontroller. To make the microcontroller radiation hard, built in radiation sensors, called Bulk-BICS, were use to protect the combinational logic blocks. Codes for error detection and correction were used to protect the memory elements. Initially, this work discusses the sources of ionizing radiation and its harmful effects on digital integrated circuits, showing the motivation for this work. Next, the details of the implemented instruction re-computation technique are shown. It consists in monitoring the radiation sensors and, if the incidence of ionizing radiation is detected, the processor reads the last instruction and executes it again, in order to mitigate the effect of a single event transient (SET). In order to implement this re-computation, the manipulation of the program counter (PC) and stack pointer (SP) is essential. During this process it must be guaranteed that any data, potentially corrupted, will not be stored in memory. Regarding radiation effects on memory elements (Single Event Upsets-SEUs), it is assumed that all memory elements of the microcontroller are protected by some error detection and correction code, a topic previously studied by other authors. Finally, several simulations will be shown, where it is possible to see the evolution of the re-computation process, from the detection of the incidence of ionizing radiation (incidence generated by a testbench) to the full re-computation of the instruction. Finally, a comparison is made between the performance of the original 8051 and the radiation hardened version, showing overheads of area, frequency of operation and power.