Les nanofils de ZnO à puits quantiques et le dopage p par implantation ionique d'azote sont étudiés pour la fabrication de LED ultra-violettes. Des pyramides de polarité O et des nanofils de polarité Zn sur substrats de saphir et ZnO sont élaborés. La croissance organisée de nanofils sur ZnO de polarité Zn est démontrée. De même, des pyramides ou des nanofils de GaN sont obtenus sur GaN de polarité Ga ou N. Sur saphir, l'élimination des dislocations dans les pyramides sous-jacentes aux nanofils est analysée. Les nanofils sans défauts structuraux permettent l'élaboration de puits quantiques coeur-coquille ZnO/Zn(1-x)MgxO. La relaxation plastique dans les nanofils est étudiée, puis la composition en Mg est optimisée pour l'éviter et atteindre un rendement quantique interne de 54%. Concernant l'implantation, les défauts sont identifiés avant et après recuit. Ils disparaissent en surface, d'où une guérison facilitée des nanofils. Un matériau guéri avec des accepteurs activés n'est pas obtenu.

Les nanostructures de semi-conducteurs de faibles dimensions (comme les nanofils(NFs)) sont devenues l'objet de recherches intensives pour explorer de nouveaux phénomènes émergents à l'échelle nanométrique et sonder leur possibilités d' utilisation dans l'électronique du futur. Parmi les différents nanofils semi-conducteurs, SiC a des propriétés très particulières, comme une large bande interdite, une excellente conductivité thermique, un haut champ électrique de claquage, une stabilité chimique et physique, une haute mobilité des électrons et une haute biocompatibilité.Nous proposons dans cette étude ; d'examiner une nouvelle approche pour fabriquer des nanostructures de SiC par l'approche " top-down ". Cela permet l'élaboration de nanostructures cristallines de SiC de haute qualité monocristalline avec un niveau de dopage contrôlé. Le comportement de nanostructures de SiC gravées a également été étudié en fonction de polytypes et des orientations cristallographiques.Nous avons également étudié les trois principaux sujets de SiC nano-devices pour atteindre une excellente performance. Pour répondre à ces questions, deux types de SiC nanoFET (SiC NFFET et SiC NPFET) ont été fabriqués et caractérisés par l'utilisation de nanofils de SiC et de nanopiliers de SiC préparés respectivement par les méthodes " bottom-up " et " top-down ".

Ce travail de thèse propose de réaliser un nanofil électrique auto-assemblé constitué de protéines. L'unité de base de ce nanofil est une protéine chimère comprenant un domaine capable de former des fibres amyloïdes (Het-s 218-289) et un domaine capable d'effectuer des transferts d'électrons (une rubrédoxine). Le premier domaine permet la réalisation d'une fibre par auto-assemblage tandis que le deuxième est exposé à la surface de cette structure. Les caractéristiques redox du domaine exposé permettent aux électrons de se déplacer d'un bout à l'autre de la fibre par sauts successifs. Un tel nanofil a été créé et caractérisé par différentes techniques biophysiques. Ensuite, la preuve de la conduction des nanofils a été apportée sur des ensembles d'objets, de manière indirecte par électrochimie, et de manière directe par des mesures tension/courant. Ces travaux ouvrent la voie à la réalisation d'objets biocompatibles, biodégradables, possédant des propriétés électroniques exploitables dans des dispositifs technologiques.

La diminution de la taille des transistors actuellement utilisés en microélectronique ainsi que l’augmentation de leurs performances demeure encore au centre de toutes les attentions. Cette thèse propose d’étudier et de fabriquer des transistors à base de nanofils empilés. Cette architecture avec des grilles enrobantes est l’ultime solution pour concentrer toujours plus de courant électrique dans un encombrement minimal. Les simulations ont par ailleurs révélé le potentiel des nanofeuillets de silicium qui permettent à la fois d’optimiser l’espace occupé tout en proposant des performances supérieures aux dispositifs actuels. L’importance de l’ajout de certaines étapes de fabrication a également été soulignée. En ce sens, deux séries d’étapes de fabrication ont été proposées : la première option vise à minimiser le nombre de variations par rapport à ce qui est aujourd’hui en production tandis que la deuxième alternative offre potentiellement de meilleures performances au prix de développements plus importants. Les transistors ainsi fabriqués proposent des performances prometteuses supérieures à ce qui a pu être fabriqué dans le passé notamment grâce à l’introduction de contraintes mécaniques importantes favorables au transport du courant électrique. / The future of the transistors currently used in Microelectronics is still uncertain: shrinking these devices while increasing their performances always remains a challenge. In this thesis, stacked nanowire transistors are studied, fabricated and optimized. This architecture embeds gate all around which is the ultimate solution for concentrating always more current within a smaller device. Simulations have shown that silicon nanosheets provide an optimal utilization of the space with providing increased performances over the other technologies. Crucial process steps have also been identified. Subsequently, two process flows have been suggested for the fabrication of SNWFETs. The first approach consists in minimizing the number of variations from processes already in mass production. The second alternative has potentially better performances but its development is more challenging. Finally, the fabricated transistors have shown improved performances over state-of-the-art especially due to mechanical stress induced for improving electric transport.

Les nanofils semiconducteurs sont aujourd’hui le sujet de nombreuses recherches pour leurs propriétés physiques intéressantes. S’appuyant plus spécifiquement sur les propriétés thermiques des nanostructures, l’objectif de cette thèse est de démontrer la faisabilité d’un capteur de conductivité thermique conçu à partir de nanofils de silicium pour des applications en tant que jauge Pirani ou détecteur de gaz. Le travail réalisé aborde les questions posées par la réduction de taille des objets telles que l’augmentation du bruit ou la conduction thermique en régime de raréfaction et élabore des solutions à ces problématiques. Le manuscrit aborde l’ensemble des étapes nécessaires à la réalisation d’un capteur, à savoir la conception des dispositifs, s’appuyant sur une étude détaillée du comportement physique des objets utilisés, la fabrication sur plaque 200mm de ces capteurs par la salle blanche du CEA-Leti en ayant recours aux techniques classiques de la microélectronique et enfin leur caractérisation en tant qu’instrument de mesure de pression (jauge Pirani) ou en tant que capteur de concentration de gaz. Le travail réalisé s’intègre dans un projet plus global de réalisation d’un système de détection de gaz portatif pour l’analyse de l’air ou de l’eau / Semiconducting nanowires are nowadays the topic of numerous research for their interesting physical properties. Relying more specifically on the thermal properties of nanostructures, the purpose of this thesis is to demonstrate the feasibility of a thermal conductivity detector based on silicon nanowires for pressure sensing (Pirani gauge) or gas detection. The work presented herein addresses the questions raised by the reduction of the objects size such as the increase of the noise or the thermal conduction in a rarefied gas and tries to bring a solution to those problematics. This work deals with all the steps required for the realization of such devices. That is, the design and simulation of the sensor, based on a detailed study of the physical behavior of the objects, the fabrication of such devices on 200mm wafers by the CEA-Leti cleanroom using standard microelectronics processes and finally their characterization as a pressure sensor and gas detector. The work presented here is part of a wider project that aims at developing of a portable gas detection system for air or water analysis.

Les nanofils de ZnO à puits quantiques et le dopage p par implantation ionique d'azote sont étudiés pour la fabrication de LED ultra-violettes. Des pyramides de polarité O et des nanofils de polarité Zn sur substrats de saphir et ZnO sont élaborés. La croissance organisée de nanofils sur ZnO de polarité Zn est démontrée. De même, des pyramides ou des nanofils de GaN sont obtenus sur GaN de polarité Ga ou N. Sur saphir, l'élimination des dislocations dans les pyramides sous-jacentes aux nanofils est analysée. Les nanofils sans défauts structuraux permettent l'élaboration de puits quantiques coeur-coquille ZnO/Zn(1-x)MgxO. La relaxation plastique dans les nanofils est étudiée, puis la composition en Mg est optimisée pour l'éviter et atteindre un rendement quantique interne de 54%. Concernant l'implantation, les défauts sont identifiés avant et après recuit. Ils disparaissent en surface, d'où une guérison facilitée des nanofils. Un matériau guéri avec des accepteurs activés n'est pas obtenu. / Quantum well ZnO nanowires and p-type doping by nitrogen ion implantation are studied to make ultraviolet light-emitting diodes. O-polar pyramids and Zn-polar nanowires on sapphire and ZnO substrates are grown. Organized growth of nanowires on a masked Zn-polar ZnO is demonstrated. Similarly, GaN pyramids and nanowires are grown on Ga and N-polar GaN respectively. On sapphire, the dislocation elimination in the underlying pyramids is analyzed. Nanowires with no structural defects allow the growth of ZnO / Zn (1-x) Mg x O core-shell quantum wells. Plastic relaxation is studied, and the Mg composition is optimized to avoid it and attain an internal quantum efficiency as high as 54%. Concerning ion implantation, the defects are identified before and after annealing. They disappear in the near-surface, which lead to an easier recovery of nanowires compared to bulk ZnO. However, a recovered material with activated acceptors is not obtained.

Ce travail porte sur la croissance par MOVPE et l’étude de structures à base de nanofilsde ZnO, semi-conducteur à large bande interdite directe (3,37 eV) qui possède un fort po-tentiel pour les applications optoélectroniques. Des observations systématiques par MEBet TEM de nanofils de ZnO crûs sur saphir, sous différentes conditions, renseignent surla formation de ces nanostructures et notamment sur l’importance de la polarité du ma-tériau. Les observations structurales par TEM révèlent l’absence de défaut étendu dansles nanofils. Dans un second temps, la croissance de structures à puits quantiques coeur-coquilles ZnO/ZnMgO est étudiée. L’imagerie de cathodoluminescence révèle l’émis-sion de puits quantiques axiaux (avec effet stark confiné) et radiaux. L’optimisation dela composition en Mg des barrières ZnMgO permet d’éviter la relaxation plastique dansles nanofils et montre une amélioration très significative de la tenue en température del’émission de photoluminescence des puits quantiques radiaux. Le rendement quantiqueinterne des meilleures structures est estimé à 54%. Enfin, la localisation de la croissancesur substrats structurés est démontrée. La morphologie ainsi que le taux de remplissagedes nanofils sont comparés en fonction de la polarité de la couche de germination utilisé,de la taille et de l’espacement des ouvertures pratiquées dans le masque. L’ensemble deces briques technologiques ouvre la voie à la réalisation de LEDs à base de nanofils ZnO. / This work deals with the MOVPE growth and the study of ZnO based structures,which is a direct and large gap semiconductor (3.37 eV) with a high potential for op-toelectronics applications. Systematic SEM and TEM observations of ZnO nanowires onsapphire grown under various conditions help us to understand growth mechanism, andmore particularly the role of the polarity in formation of nanowires. Structural TEM ob-servations reveal the lack of dislocations or stacking fault in nanowires. In a second hand,the growth of ZnO/ZnMgO core-shell structure with quantum wells is studied. Cathodolu-minescence mapping exhibit both radial and axial quantum wells emission with quantumconfinement and quantum confined stark effect, respectively. Mg composition is optimi-zed to avoid plastic relaxation in nanowires structure, which allow us to obtain internalquantum efficiency as high as 54%. Finally, the selective area growth is demonstrated onpatterned substrates. Morphology and efficiency of ZnO nanowires growth is compare asa function of seed layer polarity and size of holes in the mask. These technological stepsopen the way to ZnO nanowires based LEDs devices.

La réduction (« scaling ») continue des dimensions des transistors MOSFET nous a conduits à l'ère de la nanoélectronique. Le transistor à effet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture «nanofil canal» est considéré comme un candidat possible pour le scaling des MOSFET jusqu'à la fin de la roadmap. Parallèlement au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propositions de nouveaux dispositifs, exploitant des phénomènes nanométriques, ont été faites. Ainsi, le transistor monoélectronique (SET), utilisant le phénomène de «blocage de Coulomb», et le transistor à atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers dispositifs nanoélectroniques visant de nouvelles applications comme la logique à valeurs multiples ou l'informatique quantique. Bien que le SET a été initialement proposé comme un substitut au CMOS («Au-delà du dispositif CMOS»), il est maintenant largement considéré comme un complément à la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible température de fonctionnement et la fabrication incompatible avec le procédé CMOS ont été des contraintes majeures pour l'intégration SET avec la technologie FET industrielle. Cette thèse répond à ce problème en combinant les technologies CMOS de dimensions réduites, SET et SAT par le biais d'un schéma d'intégration unique afin de fabriquer des transistors « Trigate » nanofil. Dans ce travail, pour la première fois, un SET fonctionnant à température ambiante et fabriqués à partir de technologies CMOS SOI à l'état de l'art (incluant high-k/grille métallique) est démontré. Le fonctionnement à température ambiante du SET nécessite une île (ou canal) de dimensions inférieures à 5 nm. Ce résultat est obtenu grâce à la réduction du canal nanofil ‘‘trigate'' à environ 5 nm de largeur. Une étude plus approfondie des mécanismes de transport mis en jeu dans le dispositif est réalisée au moyen de mesures cryogéniques de conductance. Des simulations NEGF tridimensionnelles sont également utilisées pour optimiser la conception du SET. De plus, la cointégration sur la même puce de MOSFET FDSOI et SET est réalisée. Des circuits hybrides SET-FET fonctionnant à température ambiante et permettant l'amplification du courant SET jusque dans la gamme des milliampères (appelé «dispositif SETMOS» dans la littérature) sont démontrés de même que de la résistance différentielle négative (NDR) et de la logique à valeurs multiples. Parallèlement, sur la même technologie, un transistor à atome unique fonctionnant à température cryogénique est également démontré. Ceci est obtenu par la réduction de la longueur de canal MOSFET à environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (diffusée à partir de la source ou de drain). A basse température, le transport d'électrons à travers l'état d'énergie de ce dopant unique est étudié. Ces dispositifs fonctionnent également comme MOSFET à température ambiante. Par conséquent, une nouvelle méthode d'analyse est développée en corrélation avec des caractéristiques à 300K et des mesures cryogéniques pour comprendre l'impact du dopant unique sur l'échelle MOSFET à température ambiante. / Continuous scaling of MOSFET dimensions has led us to the era of nanoelectronics. Multigate FET (MuGFET) architecture with ‘nanowire channel' is being considered as one feasible enabler of MOSFET scaling to end-of-roadmap. Alongside classical CMOS or Moore's law scaling, many novel device proposals exploiting nanoscale phenomena have been made either. Single Electron Transistor (SET), with its unique ‘Coulomb Blockade' phenomena, and Single Atom Transistor (SAT), as an ultimately scaled transistor, are prime nanoelectronic devices for novel applications like multivalued logic, quantum computing etc. Though SET was initially proposed as a substitute for CMOS (‘Beyond CMOS device'), it is now widely considered as a compliment to CMOS technology to enable novel functional circuits. However, the low operation temperature and non-CMOS fabrication process have been major limitations for SET integration with FET. This thesis makes an effort at combining scaled CMOS, SET and SAT through a single integration scheme enabling trigate nanowire-FET, SET or SAT. In this work, for the first time, fabrication of room temperature operating SET on state-of-the-art SOI CMOS technology (featuring high-k/metal gate) is demonstrated. Room temperature operation of SET requires an island (or channel) with dimensions of 5 nm or less. This is achieved through reduction of trigated nanowire channel to around 5 nm in width. Further study of carrier transport mechanisms in the device is carried out through cryogenic conductance measurements. Three dimensional NEGF simulations are also employed to optimize SET design. As a step further, cointegration of FDSOI MOSFET and SET on the same die is carried out. Room temperature hybrid SET-FET circuits enabling amplification of SET current to micro-ampere range (proposed as ‘SETMOS device' in literature), negative differential resistance (NDR) and multivalued logic are shown. Alongside this, on the same technology, a Single Atom Transistor working at cryogenic temperature is also demonstrated. This is achieved through scaling of MOSFET channel length to around 10 nm that enables having a single dopant atom in channel (diffused from source or drain). At low temperature, electron transport through the energy state of this single dopant is studied. These devices also work as scaled MOSFETs at room temperature. Therefore, a novel analysis method is developed correlating 300 K characteristics with cryogenic measurements to understand the impact of single dopant on scaled MOSFET at room temperature.

Le but de cette thèse est de réaliser et d’étudier les propriétés électroniques d’un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d’augmenter la densité d’intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d’un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC. / The goal of this thesis is to build and characterize nanowire based field-effect-transistors. These FET will have either back or wrapping gate using standard CMOS process. Theses transistors will allow us to increase the integration density in back end stages of IC's fabrication and add new functionnalities suc as reconfigurable interconnections. The thesis will be done in collaboration between LTM/CNRS and CEA/INAC/SP2M/SiNaPS laboratories using the PTA facilities located in MINATEC.

Ces travaux de doctorat concernent le développement de la tomographie électronique appliquée à la nano-caractérisation tridimensionnelle de dispositifs à semi-conducteurs et de matériaux pour la micro et la nanoélectronique. Les contributions les plus significatives de ces travaux sont (i) l'exploration et l'application de différents modes de contraste en microscopie électronique à transmission (TEM) pour des applications spécifiques liées au semi-conducteurs et (ii) l'investigation de nouvelles pistes pour améliorer encore la résolution spatiale, en particulier en adaptant les schémas d'acquisition en tomographie. Le TEM en balayage (STEM), basé sur des mesures annulaires aux forts angles et en champ sombre (HAADF) a été mis en œuvre pour observer des dopants dont le numéro atomique est typiquement largement supérieur à celui de la matrice (en silicium), et nous avons combiné le TEM résolu en énergie (EFTEM) dans un régime de faible perte d'énergie des électrons avec les techniques de tomographie afin de reconstruire les spectres de perte d'énergie locaux, en chaque voxel. La tomographie double-axe a été expérimentalement mise en œuvre pour améliorer la résolution spatiale, et le potentiel de la tomographie à axe multiple a été démontré, grâce aux simulations. Enfin, des algorithmes de reconstruction basés sur la minimisation de la variation totale ont été appliqués à la tomographie électronique. Les analyses effectuées comprennent les transistors triple-grille, les nanofils III-V, les capacités à base de nanofils de silicium et le silicium sur-dopé au sélénium, un matériau utilisé pour des applications optoélectroniques. / In this thesis electron tomography is developed and applied as a tool for three-dimensional nanoscale characterization of semiconductor materials and devices. The major contributions of this thesis are the exploration and application of transmission electron microscopy (TEM) contrast techniques for specific semiconductor applications and the exploration of routes towards improving spatial resolution, in particular by adapting tomographic acquisition schemes. As contrast techniques we apply high-angle annular dark-field (HAADF) scanning TEM (STEM) for investigations of heavy dopants in a lighter environment and we combine spectral low-loss energy-filtered TEM (EFTEM) with tomography and explore the features of reconstructed low-loss spectra. For resolution improvement we experimentally apply dual-axis electron tomography and investigate the potential of multiple-axis tomography based on simulations. Furthermore reconstruction algorithms based on totalvariation minimization are applied to electron tomography. Samples investigated in this work include tri-gate transistors, III-V nanowire heterostructures and silicon nanowire based capacitors as well as selenium-hyperdoped silicon, a material for optoelectronic applications.