This work deals with the analysis of pulse modulation issues, work is divided into six chapters. The first chapter of the thesis deals with pulse modulations as a whole. It explains the concept of modulation, the distinction between analog and digital modulation, and there is the basic classification of pulse modulation done. The second chapter focuses on the issue of non-quantized pulse modulation. For each modulation belonging to this group is verbally and graphically explains the principle of its activities. In the third chapter, which is similar to the second chapter, the work focuses on quantized pulse modulation. Again, each of these modulations explained its basic principle. It is also in this chapter outlines the design models in Matlab-Simulink. The fourth chapter presents calculations and tables with calculated values needed for simulations. In the fifth chapter, a comparison waveforms. It contains a discussion about the dependence of modulation on their parameters, parameters of the input signal and the sampling frequency. In the final sixth chapter deals with the early design concepts and detailed diagrams for the production of demonstration products.

La thèse porte sur l'impact d'optimisations algorithmiques pour la synthèse automatique HLS pour ASIC. Ces optimisations algorithmiques sont des transformations de haut niveau, qui de part leur nature intrinsèque restent hors de porter des compilateurs modernes, même les plus optimisants. Le but est d'analyser l'impact des optimisations et transformations de haut niveau sur la surface, la consommation énergétique et la vitesse du circuit ASIC. Les trois algorithmes évalués sont les filtres non récursifs, les filtres récursifs et un algorithme de détection de mouvement. Sur chaque exemple, des gains ont été possibles en vitesse et/ou en surface et/ou en consommation. Le gain le plus spectaculaire est un facteur x12.6 de réduction de l'énergie tout en maitrisant la surface de synthèse et en respectant la contrainte d'exécution temps réel. Afin de mettre en perspective les résultats (consommation et vitesse), un benchmark supplémentaire a été réalisé sur un microprocesseur ST XP70 avec extension VECx, un processeur ARM Cortex avec extension Neon et un processeur Intel Penryn avec extensions SSE.

About 50 million people worldwide suffer from epilepsy and one third of them have seizures that are refractory to medication. In the past few decades, deep brain stimulation (DBS) has been explored by researchers and physicians as a promising way to control and treat epileptic seizures. To make the DBS therapy more efficient and effective, the feedback loop for titrating therapy is required. It means the implantable DBS devices should be smart enough to sense the brain signals and then adjust the stimulation parameters adaptively. This research proposes a signal-sensing channel configurable to various neural applications, which is a vital part for a future closed-loop epileptic seizure stimulation system. This doctoral study has two main contributions, 1) a micropower low-noise neural front-end circuit, and 2) a low-power configurable neural recording system for both neural action-potential (AP) and fast-ripple (FR) signals. The neural front end consists of a preamplifier followed by a bandpass filter (BPF). This design focuses on improving the noise-power efficiency of the preamplifier and the power/pole merit of the BPF at ultra-low power consumption. In measurement, the preamplifier exhibits 39.6-dB DC gain, 0.8 Hz to 5.2 kHz of bandwidth (BW), 5.86-μVrms input-referred noise in AP mode, while showing 39.4-dB DC gain, 0.36 Hz to 1.3 kHz of BW, 3.07-μVrms noise in FR mode. The preamplifier achieves noise efficiency factor (NEF) of 2.93 and 3.09 for AP and FR modes, respectively. The preamplifier power consumption is 2.4 μW from 2.8 V for both modes. The 6th-order follow-the-leader feedback elliptic BPF passes FR signals and provides -110 dB/decade attenuation to out-of-band interferers. It consumes 2.1 μW from 2.8 V (or 0.35 μW/pole) and is one of the most power-efficient high-order active filters reported to date. The complete front-end circuit achieves a mid-band gain of 38.5 dB, a BW from 250 to 486 Hz, and a total input-referred noise of 2.48 μVrms while consuming 4.5 μW from the 2.8 V power supply. The front-end NEF achieved is 7.6. The power efficiency of the complete front-end is 0.75 μW/pole. The chip is implemented in a standard 0.6-μm CMOS process with a die area of 0.45 mm^2. The neural recording system incorporates the front-end circuit and a sigma-delta analog-to-digital converter (ADC). The ADC has scalable BW and power consumption for digitizing both AP and FR signals captured by the front end. Various design techniques are applied to the improvement of power and area efficiency for the ADC. At 77-dB dynamic range (DR), the ADC has a peak SNR and SNDR of 75.9 dB and 67 dB, respectively, while consuming 2.75-mW power in AP mode. It achieves 78-dB DR, 76.2-dB peak SNR, 73.2-dB peak SNDR, and 588-μW power consumption in FR mode. Both analog and digital power supply voltages are 2.8 V. The chip is fabricated in a standard 0.6-μm CMOS process. The die size is 11.25 mm^2. The proposed circuits can be extended to a multi-channel system, with the ADC shared by all channels, as the sensing part of a future closed-loop DBS system for the treatment of intractable epilepsy.

Aujourd’hui, les capteurs d’image CMOS sont quasi exclusivement architecturés autour de pixels analogiques. Une transition vers des pixels purement numériques permettrait d’améliorer significativement les performances des imageurs. Malheureusement, une telle approche est difficilement envisageable car elle entraine un pixel surdimensionné et inutilisable pour le marché grand public. Une des voies prometteuses pour résoudre ce problème d’intégration des pixels est de réfléchir non plus en deux dimensions (2D), mais en trois dimensions (3D), en répartissant les différentes fonctionnalités sur plusieurs wafers interconnectés.Ainsi, les travaux présentés dans ce manuscrit décrivent la conception d’un capteur d’image purement numérique en technologie CMOS 3D-IC 130 nm Tezzaron. Ce capteur est architecturé autour d’un pixel numérique intégrant une modulation sigma delta du premier ordre sur 10 bits de résolution maximale. L’étude exhaustive des différents blocs constituant le pixel nous a permis de proposer au final une solution garantissant une surface maitrisée de silicium : taille finale de pixel de 32,5 μm × 32,5 μm pour un facteur de remplissage de plus de 80 %. Au niveau des performances brutes, la simulation du pixel a révélé de bons résultats : consommation de 11 μA/pixel, rapport signal sur bruit de 60 dB, nombre effectif de bits d'environ 7,2 bits, non linéarité différentielle maximale et minimale de +1,37 /-0,73 (pour 10 bits) et une non linéarité intégrale maximale et minimale de +2,447/-3,5 (pour 10 bits). / Nowadays, CMOS image sensors are almost exclusively architectured around analog pixels. A transition to purely digital pixels would significantly improve the performances of imagers. Unfortunately, such an approach is difficult to consider because it causes an oversized and unusable pixel for the consumer market. One of the promising ways to solve this problem of pixel integration is to think not only in 2D dimensions, but in 3D dimensions by distributing the different functionalities on several interconnected wafers.Thus, the work presented in this manuscript describes the design of a purely digital image sensor in CMOS 3D-IC 130 nm Tezzaron technology. This sensor is architectured around a digital pixel integrating a first order sigma delta modulation on 10 bits of maximum resolution. The exhaustive study of the different blocks constituting the pixel allowed us to finally propose a solution guaranteeing a contained surface of silicon: final pixel size of 32.5 μm × 32.5 μm with a fill factor of at least 80 %. Regarding performances, the pixel simulations showed good results: 11 μA/pixel consumption, 60 dB signal-to-noise ratio, 7.2 effective number of bits, maximum and minimum differential nonlinearity of +1,37/-0,73 (for 10 bits) and a maximum and minimum integral nonlinearity of + 2,447/-3,5 (for 10 bits).

Over the last decade, electronics operating at high temperatures have been increasingly demanded to support in situ sensing applications such as automotive, deep-well drilling and aerospace. However, few of these applications have requirements above 460 °C, as the surface temperature of Venus, which is a specific target for the seismic sensing application in this thesis. Due to its wide bandgap, Silicon Carbide (SiC) is a promising candidate to implement integrated circuits (ICs) operating in such extreme environments. In this thesis, various analog and mixed-signal ICs in 4H-SiC bipolar technology for high-temperature sensing applications are explored, in which the device performance variation over temperatures are considered. For this purpose, device modeling, circuit design, layout design, and device/circuit characterization are involved. In this thesis, the circuits are fabricated in two batches using similar technologies. In Batch 1, the first SiC sigma-delta modulator is demonstrated to operate up to 500 °C with a 30 dB peak SNDR. Its building blocks including a fully-differential amplifier, an integrator and a comparator are characterized individually to investigate the modulator performance variation over temperatures. In the succeeding Batch 2, a SiC electromechanical sigma-delta modulator is designed with a chosen Si capacitive sensor for seismic sensing on Venus. Its building blocks including a charge amplifier, a multiplier and an oscillator are designed. Compared to Batch 1, a smaller transistor and two metal-interconnects are used to implement higher integration ICs in Batch 2. Moreover, the first VBIC-based compact model featured with continuous-temperature scalability from 27 to 500 °C is developed based on the SiC transistor in Batch 1, in order to optimize the design of circuits in Batch 2. The demonstrated performance of ICs in Batch 1 show the feasibility to further develop the SiC readout ICs for seismic sensor system operating on Venus. / <p>QC 20170911</p>

Táto diplomová práca sa zaoberá návrhom zariadenia schopného vysoko presného merania vibrácií za použitia piezoelektrického akcelerometra. Zariadenie je určené na vyhodnocovanie zdravotného stavu strojov, najmä elektrických strojov ako elektromotor, veterná turbína a iné. Za účelom dosiahnutia vysoko presného a vysoko lineárneho merania v spektre extrémne nízkych frekvencií siahajúcich až ku jednosmerným napätím, cez sub-hertzové pásma po desiatky hertzov, ale aj vo vyšších frekvenciách, bola vyžadovaná možnosť použitia prístupu s jednosmernou väzbou zvaného "posúvanie napäťovej úrovne" a následné vyhodnotenie a porovnanie prístupu so striedavou väzbou, ktorý sa bežne používa pre pripojenie piezoelektrického akcelerometra.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.

Diplomová práce obsahuje stručný teoretický základ pro designéra/ku A/D převodníku v technologii CMOS a přehled architektur A/D převodníků používaných v automobilovém průmyslu. Volba vhodné architektury pro konkrétní aplikaci byla zásadním úkolem zpra- covaným v semestrálním projektu předcházejícím tuto práci a je rovněž součástí této práce. Analýza v Matlabu, ze které by mělo vyplynout, je-li třeba zahrnout do architek- tury podblok Sample and Hold, je také součástí práce. Klíčovou částí práce je dokumen- tace návrhu jednotlivých podbloků A/D převodníku – operačního zesilovače, kompará- toru a R-2R D/A převodníku – a ověření jejich funkčnosti. V závěru práce je ověřena funkčnost A/D převodníku jako celku.

The objective of this research is to develop and design front-end analog circuits for Capacitive Micromachined Ultrasound Transducers (CMUTs) and optical grating MEMS microphone. This work is motivated by the fact that with micro-scaling, MEMS sense capacitance gets smaller in a CMUT array element for intravascular ultrasound imaging, which has dimensions of 70um x 70um and sub pico-farad capacitance. Smaller sensors lead to a lower active-to-parasitic ratio and thus, degrads sensitivity. Area and power requirements are also very stringent, such as the case of intravascular catheter implementations with CMOS-First CMUT fabrication approach. In this implementation, capacitive feedback charge amplifier is an alternative approach to resistive feedback amplifiers. Capacitive feedback charge amplifier provides high sensitivity, small area, low distortion and saving power. This approach of charge amplifiers is also suitable in capacitive microphones where it provides low power and high sensitivity. Another approach to overcome capacitive detection challenges is to implement optical detection. In the case of biomimetic microphone structure, optical detection overcomes capacitive detection's thermal noise issues. Also with micro-scaling, optical detection overcomes the increased parasitics without any sensitivity degradation, unlike capacitive detection. For hearing aids, along with sensitivity, battery life is another challenge. We propose the use of 1-bit front-end sigma-delta ADC for overall improved hearing aid power efficiency. Front-end interface based on envelope detection and synchronous detection schemes have also been designed. These interface circuits consume currents in microampere range from a 1.5V battery. Circuit techniques are used for maximizing linear range and signal handling with low supplies. The entire front end signal processing with Vertical Cavity Surface Emitting Laser (VCSEL) drivers, photodiodes, filters and detectors is implemented on a single chip in 0.35um CMOS process.