L’environnement radiatif naturel est connu pour être sévère sur les composants électroniques de puissance. Il est caractérisé par des particules chargées électriquement, notamment des ions lourds et des protons. Dans le contexte avionique, c’est maintenant essentiel d’estimer les effets de dites particules : les MOSFETs de puissance sont en fait largement utilisés pour les caractéristiques électriques et le coût. Cette étude s’occupe de la prédiction du Single Event Effect (SEB) dans les MOSFETs de puissance : sur la base d’une analyse physique à travers des simulations TCAD, lemodèle de prédiction DELPHY est construit pour calculer les taux d’occurrence du SEB généré par ions lourds et protons. Le SEB provient de la génération d’une charge dans le composant, qui évolue via un courant élevé et auto-alimenté, ayant comme conséquence la destruction thermique du composant. Le SEB a été étudié dans ses différents aspects : c’est admit qu’il dépend de plusieurs facteurs, notamment la géométrie du composant, son dopage et sa polarisation ; la nature et le LET (Linear Energy Transfer) de la particule, le lieu et l’angle d’impact. Tous ces paramètres ne peuvent pas être contrôlés, et le compromis entre le coût et la fonctionnalité limite la mise en place des solutions de durcissement. Pour cette raison, un modèle de prédiction de l’occurrence SEB est nécessaire, ce qui fait l’objet de cette étude. Le modèle DELPHY est basé sur l’analyse physique du Single Event Burnout, à travers la simulation composant 2D TCAD, afin de maîtriser les paramètres cités auparavant qui sont pertinents pour le phénomène. Deux différentes topologies de composant on été étudiées (HEXFET et STRIPFET). A partir de cette analyse, une loi empirique de déclenchement a été calculée et un critère SEB basé sur le champ électrique et la charge déposée dans la couche epitaxiée a été défini. Les sections efficaces SEB ont été calculées pour des injections d’ions lourds. En prenant en compte la probabilité différentielle de génération des particules secondaires sous impact proton, les taux SEB ont été prédis aussi pour le cas du SEB généré par les protons. Toutes les sections efficaces calculées ont été comparées avec succès aux données expérimentales : d’abord avec les caractérisations composant publiées par le CNES ; en suite dans le cadre d’une étude spécifique commune ONERA-CERN afin de caractériser la prochaine génération des convertisseurs de puissance dans le Large Hadron Collider. DELPHY propose donc d’avoir un rôle essentiel comme instrument de prédiction SEB, et trace la route pour une amélioration de l’estimation des taux SEB. / The natural radiation environment has proved to be particularly harsh on power electronics devices. It is characterized by electrically charged particles such as heavy ions and protons among others. In particular, inside the atmosphere it has now become essential to estimate the effects of these particles: power MOSFETs in fact are widely used because of their appealing electrical characteristics and costs, thus making the prediction of destructive effects one of the fundamental parts of the project. This work focuses on the prediction of Single Event Burnout (SEB) inside power MOSFETs: based on physical analysis through TCAD simulations, the predictionmodel DELPHY is built in order to calculate occurrence rates of heavy ion and proton induced SEB. SEB consists of a charge generation inside the device, which evolves into a high and self-sustained current, whose main consequence is the thermal destruction of the component. SEB has been deeply studied in several aspects: it is now established that it depends on multiple factors, such as component geometry, doping and bias; particle nature and Linear Energy Transfer, impact location and angle. A power electronics designer does not have control over all the cited parameters, and the trade-off between cost and functionality limits the application of hardness measures at circuit and device level. For this reason, a SEB rate prediction model is neededand represents the object of this work. DELPHY model moves from physical analysis of SEB, performed with TCAD 2D simulations, in order to control the aforementioned factors which are relevant for the phenomenon. Two different MOSFET topologies have been studied (HEXFET and STRIPFET). Starting from this analysis, an empirical triggering law has been calculated and a SEB criterion based on electric field and charge deposition inside the epitaxial layer has been defined. SEB cross sections have then been calculated for heavy ion impacts. Taking into account the differential probability of secondary generation by proton impact, a SEB rate has been predicted also for proton induced SEB. All the calculated cross sections have been successfully compared to experimental data: firstly from a device characterization published by CNES; and secondly in the frame of a dedicated joint study ONERA-CERN to characterize next generation of Large Hadron Collider power converters. As a general conclusion, DELPHY model leads the way as a valid SEB prediction tool and opens new roads for enhancement of SEB rates estimation.

Le Large Hadron Collider (LHC), située au CERN, Genève, produit des collisions de protons accélérés à une énergie de 3.5 TeV depuis le 23 Novembre 2009. L’expérience ATLAS enregistre depuis des données et poursuit sa recherche de nouvelle physique à travers l’analyse de la cinématique des événements issues des collisions. L’augmentation prévue de la luminosité sur la période s’étalant de 2011 2020 apportera de nouveaux défis pour le détecteur qui doivent être considérés pour maintenir les bonnes performance de la configuration actuelle. Le détecteur interne sera le sous-détecteur le plus affecté par l’augmentation de la luminosité qui se traduira par une augmentation des dommages occasionnés par la forte radiation et par la multiplication du nombre de traces associées à chaque croisement de faisceau. Les dommages causés par l’irradiation intense entrainera une perte d’efficacité de détection et une réduction du nombre de canaux actifs. Un intense effort de Recherche et Développement (R&D) est présentement en cours pour concevoir un nouveau détecteur pixel plus tolérant aux radiations et au cumul des événements générant un grand nombre de traces à reconstruire. Un premier projet de mise-à-jour du détecteur interne, nommé Insertable B-Layer (IBL) consiste à ajouter un couche de détection entre le tube à vide du faisceau et la première couche de silicium. Le projet SLHC prévoit de remplacer l’ensemble du détecteur interne par une version améliorée plus tolérante aux radiations et aux cumuls des événements. Dans cet ouvrage, je présente une étude utilisant la simulation technologique assisté par ordinateur (TCAD) portant sur les méthodes de conception des détecteurs pixels planaires permettant de réduire les zones inactives des détecteurs et d’augmenter leurs tolérances aux radiations. Les différents modèles physiques disponible ont étés étudiés pour développer un modèle cohérent capablede prédire le fonctionnement des détecteurs pixels planaires après irradiation. La structure d’anneaux de gardes utilisée dans le détecteur interne actuel a été étudié pour obtenir de l’information sur les possible méthodes permettant de réduire l’étendu de la surface occupée par cette structure tout en conservant un fonctionnement stable tout au long de la vie du détecteur dans l’expérience ATLAS. Une campagne de mesures sur des structures pixels fut organisée pour comparer les résultats obtenue grâce à la simulation avec le comportement des structures réelles. Les paramètres de fabrication ainsi que le comportement électrique ont été mesurés et comparés aux simulations pour valider et calibrer le modèle de simulation TCAD. Un modèle a été développé pour expliquer la collection de charge excessive observée dans les détecteurs planaires en silicium lors de leur exposition a une dose extrême de radiations. Finalement, un modèle simple de digitalisation à utiliser pour la simulation de performances détecteurs pixels individuels exposés à des faisceau de haute énergie ou bien de l’ensemble du détecteur interne est présenté. Ce modèle simple permets la comparaison entre les données obtenue en faisceau test aux modèle de transport de charge inclut dans ladigitalisation. Le dommage dû à la radiation , l’amincissement et l’utilisation de structures à bords minces sont autant de structures dont les effets sur la collecte de charges affectent les performance du détecteur. Le modèle de digititalisation fut validé pour un détecteur non-irradié en comparant les résultats obtenues avec les données acquises en test faisceau de haut énergie. Le modèle validé sera utilisé pour produire la première simulation de l’IBL incluant les effets d’amincissement du substrat, de dommages dûes aux radiations et de structure dotés de bords fins. / In this work, is presented a study, using TCAD simulation, of the possible methods of designing of a planar pixel sensors by reducing their inactive area and improving their radiation hardness for use in the Insertable B-Layer (IBL) project and for SLHC upgrade phase for the ATLAS experiment. Different physical models available have been studied to develop a coherent model of radiation damage in silicon that can be used to predict silicon pixel sensor behavior after exposure to radiation. The Multi-Guard Ring Structure,a protection structure used in pixel sensor design was studied to obtain guidelines for the reduction of inactive edges detrimental to detector operation while keeping a good sensor behavior through its lifetime in the ATLAS detector. A campaign of measurement of the sensor’s process parameters and electrical behavior to validate and calibrate the TCAD simulation models and results are also presented. A model for diode charge collection in highly irradiated environment was developed to explain the high charge collection observed in highly irradiated devices. A simple planar pixel sensor digitization model to be used in test beam and full detector system is detailed. It allows for easy comparison between experimental data and prediction by the various radiation damage models available. The digitizer has been validated using test beam data for unirradiated sensors and can be used to produce the first full scale simulation of the ATLAS detector with the IBL that include sensor effects such as slim edge and thinning of the sensor.

<div>Power semiconductor devices play an important role in many areas, including household</div><div>appliances, electric vehicles, high speed trains, electric power stations, and renewable energy</div><div>conversion. In the modern era, silicon based devices have dominated the semiconductor</div><div>market, including power electronics, because of their low cost and high performance. The</div><div>applications of devices rated 600 V - 6.5 kV are still dominated by silicon devices, but they</div><div>are nearly reaching fundamental material limits. New wide band gap materials such as silicon</div><div>carbide (SiC) offer significant performance improvements due to superior material properties</div><div>for such applications in and beyond this voltage range. 4H-SiC is a strong candidate</div><div>among other wide band gap materials because of its high critical electric field, high thermal</div><div>conductivity, compatibility with silicon processing techniques, and the availability of high</div><div>quality conductive substrates.</div><div>Vertical DMOSFETs and insulated gate bipolar transistors (IGBT) are key devices for</div><div>high voltage applications. High blocking voltages require thick drift regions with very light</div><div>doping, leading to specific on-resistance (R_ON,SP ) that increases with the square of blocking</div><div>voltage (V_BR). In theory, superjunction drift regions could provide a solution because of a</div><div>linear dependence of R_ON,SP on V_BR when charge balance between the pillars is achieved</div><div>through extremely tight process control. In this thesis, we have concluded that superjunction</div><div>devices inevitably have at least some level of charge imbalance which leads to a quadratic</div><div>relationship between V_BR and R_ON,SP . We then proposed an optimization methodology to</div><div>achieve improved performance in the presence of this inevitable imbalance.</div><div>On the other hand, an IGBT combines the benefits of a conductivity modulated drift</div><div>region for significantly reduced specific on-resistance with the voltage controlled input of a</div><div>MOSFET. Silicon carbide n-channel IGBTs would have lower conduction losses than equivalent</div><div>DMOSFETs beyond 6.5 kV, but traditionally have not been feasible below 15 kV. This</div><div>is due to the fact that the n+ substrate must be removed to access the p+ collector of the</div><div>IGBT, and devices below 15 kV have drift layers too thin to be mechanically self-supporting.</div><div>In this thesis, we have demonstrated the world’s first functional 10 kV class n-IGBT with</div><div>a waffle substrate through simulation, process development, fabrication and characterization.</div><div><div>The waffle substrate would provide the required mechanical support for this class of devices.</div><div>The fabricated IGBT has exhibited a differential R_ON,SP of 160 mohm</div><div>.cm², less than half of</div><div>what would be expected without conductivity modulation. An extensive fabrication process</div><div>development for integrating a waffle substrate into an active IGBT structure is described</div><div>in this thesis. This process enables an entirely new class of moderate voltage SiC IGBTs,</div><div>opening up new applications for SiC power devices.</div></div>

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées. / This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement.

Ce travail de thèse présente une évaluation approfondie des différentes techniques de mesure transitoire et dynamique pour l’évaluation du comportement électro-thermique des transistors bipolaires à hétérojonctions HBT SiGe:C de la technologie BiCMOS et des transistors Métal-Oxyde-Semiconducteur à effet de champ (MOSFET) de la technologie CMOS 45nm. En particulier, je propose une nouvelle approche pour caractériser avec précision le régime transitoire d'auto-échauffement, basée sur des mesures impulsionelles. La méthodologie a été vérifiée par des mesures statiques à différentes températures ambiantes, des mesures de paramètres S à basses fréquences et des simulations thermiques transitoires. Des simulations thermiques par éléments finis (TCAD) en trois dimensions ont été réalisées sur les transistors HBTs de la technologie submicroniques SiGe: C BiCMOS. Cette technologie est caractérisée par une fréquence de transition fT de 230 GHz et une fréquence maximum d’oscillation fMAX de 290 GHz. Par ailleurs, cette étude a été réalisée sur les différentes géométries de transistor. Une évaluation complète des mécanismes d'auto-échauffement dans les domaines temporels et fréquentiels a été réalisée. Une expression généralisée de l'impédance thermique dans le domaine fréquentiel a été formulée et a été utilisé pour extraire cette impédance en deçà de la fréquence de coupure thermique. Les paramètres thermiques ont été extraits par des simulations compactes grâce au modèle compact de transistors auquel un modèle électro-thermique a été ajouté via le nœud de température. Les travaux théoriques développés à ce jour pour la modélisation d'impédance thermique ont été vérifiés avec nos résultats expérimentaux. Il a été montré que, le réseau thermique classique utilisant un pôle unique n'est pas suffisant pour modéliser avec précision le comportement thermique transitoire et donc qu’un réseau plus complexe doit être utilisé. Ainsi, nous validons expérimentalement pour la première fois, le modèle distribué électrothermique de l'impédance thermique utilisant un réseau nodal récursif. Le réseau récursif a été vérifié par des simulations TCAD, ainsi que par des mesures et celles ci se sont révélées en excellent accord. Par conséquent, un modèle électro-thermique multi-géométries basé sur le réseau récursif a été développé. Le modèle a été vérifié par des simulations numériques ainsi que par des mesures de paramètre S à basse fréquence et finalement la conformité est excellente quelque soit la géométrie des dispositifs. / An extensive evaluation of different techniques for transient and dynamic electro-thermal behavior of microwave SiGe:C BiCMOS hetero-junction bipolar transistors (HBT) and nano-scale metal-oxide-semiconductor field-effect transistors (MOSFETs) have been presented. In particular, new and simple approach to accurately characterize the transient self-heating effect, based on pulse measurements, is demonstrated. The methodology is verified by static measurements at different ambient temperatures, s-parameter measurements at low frequency region and transient thermal simulations. Three dimensional thermal TCAD simulations are performed on different geometries of the submicron SiGe:C BiCMOS HBTs with fT and fmax of 230 GHz and 290 GHz, respectively. A comprehensive evaluation of device self-heating in time and frequency domain has been investigated. A generalized expression for the frequency-domain thermal impedance has been formulated and that is used to extract device thermal impedance below thermal cut-off frequency. The thermal parameters are extracted through transistor compact model simulations connecting electro-thermal network at temperature node. Theoretical works for thermal impedance modeling using different networks, developed until date, have been verified with our experimental results. We report for the first time the experimental verification of the distributed electrothermal model for thermal impedance using a nodal and recursive network. It has been shown that, the conventional single pole thermal network is not sufficient to accurately model the transient thermal spreading behavior and therefore a recursive network needs to be used. Recursive network is verified with device simulations as well as measurements and found to be in excellent agreement. Therefore, finally a scalable electro-thermal model using this recursive network is developed. The scalability has been verified through numerical simulations as well as by low frequency measurements and excellent conformity has been found in for various device geometries.

Actuellement, le module de puissance (convertisseur de puissance) standard hybride 2D est la technologie de référence qui domine le marché de la moyenne et de la forte puissance. Ce dernier se présente sous la forme d'un boitier à multi-puces discrètes. Les puces à semi-conducteur sont reliées entre elles par des faisceaux de wire-bonding (câblage par fils) pour former des cellules de commutation. La technologie d'interconnexion wire-bonding présente une grande maturité technologique, et ses modes de défaillance sont bien connus aujourd'hui. Toutefois, cette technologie est un facteur limitant en termes de performances électrique et thermomécanique, d'intégrabilité tridimensionnelle et de productivité. Ces travaux de thèse ont pour objectif de proposer et d'étudier de nouvelles architectures de convertisseurs de puissance très intégrés. Comparée à la technologie hybride, dite de référence, les architectures proposées visent à un degré d'intégration plus poussé, avec un effort d'intégration partagé et conjoint au niveau semi-conducteur (intégration monolithique) et au niveau assemblage (intégration hybride). L'intégration monolithique consiste à intégrer les interrupteurs formant les cellules de commutation dans de nouvelles architectures de puces, passant ainsi de la notion de puce dipôle à celle de macro-puce multi-pôle. L'intégration hybride repose sur le développement de nouvelles technologies de report et d'assemblage de ces macro-puces. Pour valider les trois nouvelles architectures d'intégrations proposées, la démarche a consisté dans un premier temps à étudier et valider le fonctionnement des nouvelles puces par des simulations SentaurusTM TCAD. Ensuite, les puces multi-pôles ont été réalisées en s'appuyant sur la filière IGBT disponible dans la plateforme de micro-fabrication du LAAS-CNRS. Pour finir, les puces ont été reportées sur des cartes PCB, afin de réaliser des circuits de conversions prototypes. La maille de commutation très intégrée proposée présente une inductance parasite inférieure au nanohenry, ce qui est remarquable comparée à ce qui est présenté dans l'état de l'art (env. 20 nH). / Currently, the standard 2D hybrid power module (power converter) is the reference technology for the medium and high power market. This hybrid power module is a discrete multi-chip case. The semi-conductor chips are interconnected by wire-bonding to form switching cells. The wire-bonding interconnection technology is a limiting factor in terms of electrical and thermomechanical performances, three-dimensional integrability and productivity. The aim of this thesis is to study new architectures of very integrated power converters. Compared to the so-called hybrid reference technology, the proposed architectures aim at a greater degree of integration, with an integration at both the semi-conductor level (monolithic integration) and the packaging level (hybrid integration). Monolithic integration consists in integrating switching cells into new multi-terminal macro-chip architectures. Hybrid integration consists in developing of new technologies to assemble these macro-chips. To validate the different proposed integration architectures, the first step was to study and validate the operating modes of the new chips by SentaurusTM TCAD simulations. Then, the multi-terminal chips were realized in the micro and nanotechnology platform of LAAS-CNRS laboratory. Finally, the chips were bonded on PCB substrates to realize power converter circuit prototypes. The highly integrated switching loop presents a stray inductance loop lower than one nanohenry, wich is an important improvement as compared to the values reported in literature (about 20 nH).

Ce travail concerne les transistors bipolaires à hétérogène TBH SiGe. En particulier, l'auto-échauffement des transistors unitaires et le couplage thermique avec leurs plus proches voisins périphériques sont caractérisés et modélisés. La rétroaction électrothermique intra- et inter-transistor est largement étudiée. En outre, l’impact des effets thermiques sur la performance de deux circuits analogiques est évalué. L'effet d'autoéchauffement est évalué par des mesures à basse fréquence et des mesures impulsionnelles DC et AC. L'auto-échauffement est diminué de manière significative en utilisant des petites largeurs d'impulsion. Ainsi la dépendance fréquentielle de l’autoéchauffementa été étudiée en utilisant les paramètres H et Y. De nouvelles structures de test ont été fabriqués pour mesurer l'effet de couplage. Les facteurs de couplage thermique ont été extraits à partir de mesures ainsi que par simulations thermiques 3D. Les résultats montrent que le couplage des dispositifs intra est très prononcé. Un nouvel élément du modèle de résistance thermique récursive ainsi que le modèle de couplage thermique a été inclus dans un simulateur de circuit commercial. Une simulation transitoire entièrement couplée d'un oscillateur en anneau de 218 transistors a été effectuée. Ainsi, un retard de porte record de 1.65ps est démontré. À la connaissance des auteurs, c'est le résultat le plus rapide pour une technologie bipolaire. Le rendement thermique d'un amplificateur de puissance à 60GHz réalisé avec un réseau multi-transistor ou avec un transistor à plusieurs doigts est évalué. La performance électrique du transistor multidoigt est dégradée en raison de l'effet de couplage thermique important entre les doigts de l'émetteur. Un bon accord est constaté entre les mesures et les simulations des circuits en utilisant des modèles de transistors avec le réseau de couplage thermique. Enfin, les perspectives sur l'utilisation des résultats sont données. / The power generate by modern silicon germanium (SiGe) heterojunction bipolar transistors (HBTs) can produce large thermal gradients across the silicon substrate. The device opering temperature modifies model parameters and can significantly affect circuit operation. This work characterizes and models self-heating and thermal coupling in SiGe HBTs. The self-heating effect is evaluated with low frequency and pulsed measurements. A novel pulse measurement system is presented that allows isothermal DC and RF measurements with 100ns pulses. Electrothermal intra- and inter-device feedback is extensively studied and the impact on the performance of two analog circuits is evaluated. Novel test structures are designed and fabricated to measure thermal coupling between single transistors (inter-device) as well as between the emitter stripes of a multi-finger transistor (intra-device). Thermal coupling factors are extracted from measurements and from 3D thermal simulations. Thermally coupled simulations of a ring oscillator (RO) with 218 transistors and of a 60GHz power amplifier (PA) are carried out. Current mode logic (CML) ROs are designed and measured. Layout optimizations lead to record gate delay of 1.65ps. The thermal performance of a 60GHz power amplifier is compared when realized with a multi-transistor array (MTA) and with a multi-finger trasistor (MFT). Finally, perspectives of this work within a CAD based circuit design environment are discussed.