Frente à crescente necessidade de que novas tecnologias sejam capazes de operar com confiabilidade em ambientes hostis, a análise dos efeitos da radiação ionizante em dispositivos semicondutores se tornou um ramo de pesquisa em contínua ascensão, contribuindo para o desenvolvimento de tecnologias estratégicas e promovendo o aprimoramento científico e o desenvolvimento tecnológico da humanidade. Por outro lado, a atual tecnologia CMOS de fabricação de circuitos integrados apresenta sinais de limitação, em grande parte, devido às características físicas inerentes ao seu princípio de funcionamento, sendo necessário, portanto, que dispositivos com novos mecanismos de operação e geometrias sejam desenvolvidos. Dentre eles, transistores de tunelamento induzido por efeito de campo (TFET) se destacam por apresentarem menor corrente de dreno quando desligados e a possibilidade de se atingir inclinações de sublimiar abaixo do limite teórico estabelecido por dispositivos MOSFET de 60 mV/déc à temperatura ambiente, permitindo-se a redução da tensão de alimentação dos transistores para cerca de 0,5 V. Buscando contribuir com as necessidades destas duas áreas de pesquisa, neste projeto de mestrado, foi analisado o comportamento de TFETs de silício com porta tripla, fabricados sobre lâmina SOI (silício sobre isolante), submetidos a até 10 Mrad(Si) de dose acumulada total enquanto não polarizados, gerada por uma fonte de prótons de 600 keV de energia. Em uma análise inicial, após exposição de dispositivos de 1 µm de largura de aleta a uma dose de 1 Mrad(Si), foi possível observar uma redução no nível corrente de dreno de estado ligado do dispositivo (ION ? 300 pA) de até 10%, não associada à uma alteração da corrente de porta. Além disso, o efeito da radiação nesses transistores reduz de 10% para 2% quando se aumenta o comprimento do canal de 150 nm para 1 µm. As razões para ambos os fenômenos foram discutidas com base na competição entre os efeitos de divisão da corrente de dreno na primeira e segunda interfaces e do aumento da resistência de canal em dispositivos mais longos. Para uma análise em função da dose acumulada total, dispositivos SOI TFET e SOI MOSFET, ambos de porta tripla, foram caracterizados eletricamente 14 dias após cada etapa de irradiação. De maneira geral, dispositivos de ambas as tecnologias, com largura de aleta igual a 40 nm, apresentaram baixa susceptibilidade aos efeitos cumulativos da radiação ionizante. No entanto, quando considerados dispositivos com largura de aleta muito maior que a altura da aleta (WFIN = 1 µm), nos quais a influência das portas laterais sobre o acoplamento eletrostático do canal é praticamente inexistente, transistores túnel-FET se destacaram positivamente. Esses dispositivos se mostraram resistentes aos efeitos de dose ionizante total (TID) mesmo para doses de 5 Mrad(Si), enquanto os transistores SOI MOSFET apresentaram uma variação gradual de seus parâmetros a cada dose acumulada. Um exemplo disso é a variação observada na inclinação de sublimiar, de 32,5% nos transistores SOI MOSFET e 5,6% nos transistores SOI TFET. Somente após 10 Mrad(Si) de irradiação por prótons é que os TFETs de aleta larga apresentaram variações mais significativas em sua curva de transferência (ID x VG). Tanto para a configuração como tipo P quanto para a configuração como tipo N, notou-se um deslocamento de até 80 mV da curva de transferência do dispositivo para a esquerda, provocado, segundo análise via simulações, pelas cargas fixas positivas geradas pela irradiação no óxido enterrado do dispositivo. Adicionalmente, foi possível observar um aumento da corrente de tunelamento assistido por armadilhas (TAT) nesses dispositivos, provocada pelo aumento da densidade de estados de interface causada também pelos efeitos de TID. O aumento de TAT foi reconhecido como o principal responsável pela degradação de 23,3% da inclinação de sublimiar dos TFETs, com WFIN igual 1 µm, após 10 Mrad(Si). Apesar das mudanças observadas, foi possível se sugerir, através da comparação com transistores SOI MOSFET de dimensões equivalentes, que transistores de tunelamento induzido por efeito de campo podem, futuramente, se tornar referência no quesito imunidade aos efeitos de dose ionizante total. / In light of the increasing need for new technologies to be able to operate reliably in harsh environments, the analysis of the effects of ionizing radiation on semiconductor devices has become a continually rising field of research, contributing to the development of strategic technologies and promoting scientific improvement and technological development of humankind. On the other hand, the current CMOS technology for the manufacture of integrated circuits shows signs of limitation, mostly, due to the physical characteristics inherent to its operating principle, thus, it is necessary that devices with new operating mechanisms and geometries be developed. Among them, tunnel field-effect transistors (TFET) stand out because of its lower OFF state current and the possibility of reaching subthreshold swing below the theoretical limit established by MOSFET devices of 60 mV/dec at room temperature, allowing to reduce transistors supply voltage to about 0.5 V. In order to contribute with both areas, the behavior of silicon based triple gate TFETs fabricated on a SOI (silicon-on-insulator) substrate and exposed to a total cumulative dose of 10 Mrad (Si) (while not biased) generated by a 600 keV proton beam was analyzed. In an initial analysis after exposure of 1 µm width devices to 1 Mrad(Si), it was possible to observe an ON state current reduction (ION ? 300 pA) up to 10%, not associated to a gate current change. Beyond that, irradiation effects on these devices reduce from 10% to 2% with the channel length increasing from 150 nm to 1 µm. The reasons behind these phenomena were discussed based on the competition between a high channel resistance present in longer devices and the TFET drain current reduction due to the irradiation. For a total cumulative dose analysis, triple gate SOI TFET and triple gate SOI MOSFET devices were characterized 14 days after each irradiation phase. In general, devices of both technologies, with 40 nm fin width, presented low susceptibility to the cumulative effects of ionizing radiation. However, for devices with fin width larger than fin height (WFIN = 1 µm) in which the influence of side gates on the electrostatic coupling of the channel is weak, tunnel-FET transistors have stood out. These devices were resistant to the effects of total ionizing dose (TID) even for doses as high as 5 Mrad(Si), while SOI MOSFET transistors showed a gradual variation of their parameters at each accumulated dose. The variation observed for the subthreshold swing, for example, was about 32.5% for SOI MOSFET devices and 5.6% for SOI TFET devices. TFETs with wider fin have shown significant variations on its transfer characteristic (ID x VG) only after 10 Mrad(Si) of proton irradiation. For both P-type and N-type configurations, it was observed a shift of the transfer curve to the left up to 80 mV caused by, according to simulations, the positive fixed charges generated in the buried oxide by irradiation. In addition, it was possible to observe a trap assisted tunneling (TAT) current increase caused by interface states promoted by TID effects. The increase of TAT was recognized as the main responsible for the degradation of 23.3% of the subthreshold swing of the TFETs after 10 Mrad(Si). In spite of the observed changes, it was possible to suggest, through comparison with SOI MOSFET devices of equivalent dimensions, which tunnel field-effect transistors may become a reference when considering immunity against total ionizing dose effects.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

Neste trabalho iniciou-se os estudos com transistores de tunelamento por efeito de campo (TFET) de silício (Si) em estruturas de nanofios (NW-TFET), analisando o efeito da redução do diâmetro dos nanofios, de 167 nm até 15 nm, através de analises baseadas em medidas experimentais e simulações numéricas. Para diâmetros maiores que 30 nm, os dispositivos são pouco influenciados pela redução do diâmetro. Para diâmetros menores que 30 nm, ao diminui-los, o tunelamento entre bandas (BTBT) passa a ser o mecanismo dominante, aumentando a corrente de dreno normalizada. Reduzindo o diâmetro em baixa condução, a maior parte da junção passa a ser dominada por BTBT, aumentando a eficiência devido ao melhor acoplamento eletrostático, reduzindo a inclinação de sublimiar (SS). A análise em diferentes temperaturas (de 10 K a 423 K) destes TFETs de estruturas de nanofios mostrou que o aumento da temperatura aumentou tanto a corrente de estado ligado (ION) quanto a de estado desligado (IOFF), sendo que o aumento de IOFF é responsável pela degradação da eficiência em baixa condução. Para melhorar o desempenho dos dispositivos TFET de Si, que possuem baixa corrente, foram utilizados dispositivos experimentais com fontes de Germânio (Ge) e de uma liga de Si e Ge (Si0,73Ge0,27). O aumento da concentração de Ge na fonte reduz a largura da banda proibida (EG), resultando em um aumento da corrente de BTBT nos dispositivos. Esse aumento da corrente de BTBT também aumenta a transcondutância (gm) e o ganho intrínseco de tensão (AV). Para melhorar ainda mais o desempenho dos TFETs, foram estudados novos dispositivos fabricado com Arseneto de Indio-Galio (InXGa1-XAs), com leiaute em anel, com comprimento de canal de 5 µm e largura de canal de 400 µm, utilizando dispositivos experimentais e simulados. O uso desse material gera um grande aumento de ION devido ao aumento considerável de BTBT, alcançando valores de SS próximos a 60mV/dec, valor muito menor que 200mV/dec obtido nos dispositivos de Si. Os dispositivos com InXGa1-XAs apresentaram alto AV (~50 dB) mesmo em baixas polarizações, sendo promissores em aplicações de baixa tensão e baixa potência. Aumento da concentração de In (In0,7Ga0,3As) reduz EG, aumentando BTBT. O aumento de BTBT aumenta gm, porém, aumenta também a condutância de saída (gD), aumentando AV para alto VGS e reduzindo para baixos VGS. A redução da espessura de HfO2, de 3nm para 2nm, resultou em melhoria em todos os dispositivos devido ao melhor acoplamento eletrostático, onde o dispositivo de In0,53Ga0,47As apresentou um SS de 56mV/dec. A temperatura influencia mais gD que gm, aumentando AV em baixas temperaturas. O uso de fonte gasosa na difusão de Zinco (Zn), no lugar de fonte sólida, resultou em uma junção mais abrupta, aumentando ION e melhorando SS. Pode-se obter um dispositivo otimizado utilizando In0,7Ga0,3As utilizando difusão de Zn na fonte por fase gasosa, para dispositivos que vão atuar em aplicações digitais, ou utilizando difusão de Zn na fonte por fonte sólida, para dispositivos que vão atuar em aplicações analógicas, ambos à 520ºC por 1 minuto, utilizando 2 nm de HfO2 na porta. / In this work, initially it was studied Silicon (Si) n type tunnel field effects transistors (TFET) in nanowire structures (NW-TFET), analyzing the diameter reduction effect of the nanowires, from 167 nm to 15 nm, using experimental measurements and numerical simulations. For diameters higher than 30 nm, the devices are less influenced by the diameter reduction. For diameters lower than 30 nm, decreasing the diameter, band-to-band tunneling (BTBT) start to become the dominant mechanism, increasing the normalized drain current. Reducing the diameter, in low conduction, the most of the junction becomes dominated by BTBT, increasing the transistor efficiency due to the better electrostatic coupling, reducing the subthreshold swing (SS). The analysis of this nTFETs at different temperatures (from 10 K to 423 K) showed that at high temperatures both the on and the off state current (ION and IOFF) of these NW-TFETs have raised, degrading SS, and consequently the efficiency at low conduction. In order to improve ION, which is very low in pure Si nTFETs, experimental devices using source made by Ge and Si0.73Ge0.27 was studied. The increase of the Ge concentration in the source reduces the bandgap results in higher BTBT current. This high BTBT current also lead the transconductance (gm) and the intrinsic voltage gain (AV) to increase. To further improve the TFETs performance, new devices made of InGaAs with ring layout, with channel length of 5 µm and channel width of 400 µm was studied, using experimental and simulated data. The use of InGaAs generates a large increase of ION due to its low bandgap, enabling to reach values of SS near 60 mV/dec, much steeper than the 200mV/dec obtained on Si nTFETs. These InGaAs nTFETs have presented high AV (~50 dB), even at low bias, being promising devices in low power low voltage applications. When increasing the In concentration in the InXGa1-XAs TFET the bandgap is reduced, improving the BTBT current. The BTBT raise leads both gm and the output conductance (gD) to increase, improving AV for high VGS bias and degrading it at low VGS bias. The reduction of the HfO2 thickness, from 3 nm to 2 nm, have resulted in improvement all devices due to the better electrostatic coupling, where the In0.53Ga0.47As device have presented SS of 56mV/dec. As the temperature have more influence in gD than gm, AV is improved at low temperatures. The use of gas phase Zn diffusion at the source doping, instead of solid source Zn diffusion, have increased ION and improved SS. The possibly reason to this behavior is the higher abruptness of the source/channel junction when using gas phase Zn diffusion. An optimized device can be obtained using a device with In0,7Ga0,3As with the source diffusion made by gas phase, for devices to be used in digital applications, or with the source diffusion made by solid source, for devices to be used in analog applications. Both diffusion process made at 520 ºC, using 2 nm of HfO2 in the gate stack.

La réduction de la puissance consommée des transistors à effet de champ (MOSFETs) est un challenge pour le futur de la nanoélectronique. En 2025, l’Agence Internationale de l’Énergie (AIE) estime qu’il y aura environ 50 milliard d’objets autonomes et nomades nécessitant alors une faible puissance consommée. L’apparition de nouveaux dispositifs tels que les transistors à effet tunnel (TFETs) ou les transistors à ionisation par impact (I MOSFETs) permettra potentiellement de réduire la puissance consommée de ces objets. Dans ce travail de thèse, nous avons étudié pour la première fois le transistor à ionisation par impact à base de matériaux III V des filières arséniée et antimoniée. La structure pin, composant principal du I MOSFET, est tout d’abord étudiée. L’ensemble des briques technologiques des I MOSFET a ensuite été développé, et en particulier l’interface entre l’oxyde et le semiconducteur III-V qui a été optimisée par un traitement innovant par plasma d’oxygène (O2). Ce traitement a montré une amélioration de la qualité de l’interface oxyde/semiconducteur conduisant à une commande des charges beaucoup plus efficace. Pour finir, nous avons montré les études, fabrications et caractérisations d’un transistor à effet tunnel InGaAs et d’un I MOSFET GaSb présentant une architecture verticale où la grille est auto-alignée. / The reduction in the power consumption of field effect transistors (MOSFETs) is a challenge for the future of nanoelectronics. By 2025, the International Energy Agency (IEA) estimates that there will be around 50 billion autonomous and nomadic objects requiring low power consumption. The appearance of new devices such as tunnel effect transistors (TFETs) or impact ionization transistors (I¬ MOSFETs) will potentially reduce the power consumption of these objects.In this thesis work, we studied for the first time the impact ionization transistor based on materials III-V, especially arsenic and antimony based materials. The pin structure, the main component of the I MOSFET, is first studied. We then developed all the process steps of the I-MOSFET fabrication, and in particular we optimized the interface between the oxide and the III-V semiconductor by an innovative treatment using oxygen plasma (O2). This special treatment has shown a clear improvement in charge control. Finally, we have shown studies, fabrications and characterizations of an InGaAs based TFET and a GaSb based I MOSFET with a vertical architecture, where the gate is self-aligned.

A novel CMOS inverter has been proposed. We utilize gated N-I-P transistor to replace the conventional PMOSFET for solving the problem of width compensation. Also, we carefully investigate and analyze the non-conventional CMOS characteristics with NTFET and/or UTB JL MOSFET as driver and gated N-I-P transistor as a load. According to the results, our proposed novel CMOS inverter has correct logic behavior and its delay time is reduced about 87.2 % when compared with the CTFET. Also, our proposed CMOS still can get a 43.2 % reduction in delay time when compared with JL CMOS. In addition, because of the N-type output drain node and the SOI structure, our proposed CMOS does not need any physical isolation technique, thereby improving the packing density. Our proposed CMOS indeed obtain a 54.1 % reduction of the total area compared with the conventional CMOS. Our proposed CMOS also can achieve a 40.1 % reduction in the total area when compared with the SOI-based CMOS. More importantly, due to the reduced process steps, the cost reduction can be achieved. We therefore believe that a high packing density novel CMOS inverter with reduced process steps can become one of the contenders for future CMOS scaling.

Frente à crescente necessidade de que novas tecnologias sejam capazes de operar com confiabilidade em ambientes hostis, a análise dos efeitos da radiação ionizante em dispositivos semicondutores se tornou um ramo de pesquisa em contínua ascensão, contribuindo para o desenvolvimento de tecnologias estratégicas e promovendo o aprimoramento científico e o desenvolvimento tecnológico da humanidade. Por outro lado, a atual tecnologia CMOS de fabricação de circuitos integrados apresenta sinais de limitação, em grande parte, devido às características físicas inerentes ao seu princípio de funcionamento, sendo necessário, portanto, que dispositivos com novos mecanismos de operação e geometrias sejam desenvolvidos. Dentre eles, transistores de tunelamento induzido por efeito de campo (TFET) se destacam por apresentarem menor corrente de dreno quando desligados e a possibilidade de se atingir inclinações de sublimiar abaixo do limite teórico estabelecido por dispositivos MOSFET de 60 mV/déc à temperatura ambiente, permitindo-se a redução da tensão de alimentação dos transistores para cerca de 0,5 V. Buscando contribuir com as necessidades destas duas áreas de pesquisa, neste projeto de mestrado, foi analisado o comportamento de TFETs de silício com porta tripla, fabricados sobre lâmina SOI (silício sobre isolante), submetidos a até 10 Mrad(Si) de dose acumulada total enquanto não polarizados, gerada por uma fonte de prótons de 600 keV de energia. Em uma análise inicial, após exposição de dispositivos de 1 µm de largura de aleta a uma dose de 1 Mrad(Si), foi possível observar uma redução no nível corrente de dreno de estado ligado do dispositivo (ION ? 300 pA) de até 10%, não associada à uma alteração da corrente de porta. Além disso, o efeito da radiação nesses transistores reduz de 10% para 2% quando se aumenta o comprimento do canal de 150 nm para 1 µm. As razões para ambos os fenômenos foram discutidas com base na competição entre os efeitos de divisão da corrente de dreno na primeira e segunda interfaces e do aumento da resistência de canal em dispositivos mais longos. Para uma análise em função da dose acumulada total, dispositivos SOI TFET e SOI MOSFET, ambos de porta tripla, foram caracterizados eletricamente 14 dias após cada etapa de irradiação. De maneira geral, dispositivos de ambas as tecnologias, com largura de aleta igual a 40 nm, apresentaram baixa susceptibilidade aos efeitos cumulativos da radiação ionizante. No entanto, quando considerados dispositivos com largura de aleta muito maior que a altura da aleta (WFIN = 1 µm), nos quais a influência das portas laterais sobre o acoplamento eletrostático do canal é praticamente inexistente, transistores túnel-FET se destacaram positivamente. Esses dispositivos se mostraram resistentes aos efeitos de dose ionizante total (TID) mesmo para doses de 5 Mrad(Si), enquanto os transistores SOI MOSFET apresentaram uma variação gradual de seus parâmetros a cada dose acumulada. Um exemplo disso é a variação observada na inclinação de sublimiar, de 32,5% nos transistores SOI MOSFET e 5,6% nos transistores SOI TFET. Somente após 10 Mrad(Si) de irradiação por prótons é que os TFETs de aleta larga apresentaram variações mais significativas em sua curva de transferência (ID x VG). Tanto para a configuração como tipo P quanto para a configuração como tipo N, notou-se um deslocamento de até 80 mV da curva de transferência do dispositivo para a esquerda, provocado, segundo análise via simulações, pelas cargas fixas positivas geradas pela irradiação no óxido enterrado do dispositivo. Adicionalmente, foi possível observar um aumento da corrente de tunelamento assistido por armadilhas (TAT) nesses dispositivos, provocada pelo aumento da densidade de estados de interface causada também pelos efeitos de TID. O aumento de TAT foi reconhecido como o principal responsável pela degradação de 23,3% da inclinação de sublimiar dos TFETs, com WFIN igual 1 µm, após 10 Mrad(Si). Apesar das mudanças observadas, foi possível se sugerir, através da comparação com transistores SOI MOSFET de dimensões equivalentes, que transistores de tunelamento induzido por efeito de campo podem, futuramente, se tornar referência no quesito imunidade aos efeitos de dose ionizante total. / In light of the increasing need for new technologies to be able to operate reliably in harsh environments, the analysis of the effects of ionizing radiation on semiconductor devices has become a continually rising field of research, contributing to the development of strategic technologies and promoting scientific improvement and technological development of humankind. On the other hand, the current CMOS technology for the manufacture of integrated circuits shows signs of limitation, mostly, due to the physical characteristics inherent to its operating principle, thus, it is necessary that devices with new operating mechanisms and geometries be developed. Among them, tunnel field-effect transistors (TFET) stand out because of its lower OFF state current and the possibility of reaching subthreshold swing below the theoretical limit established by MOSFET devices of 60 mV/dec at room temperature, allowing to reduce transistors supply voltage to about 0.5 V. In order to contribute with both areas, the behavior of silicon based triple gate TFETs fabricated on a SOI (silicon-on-insulator) substrate and exposed to a total cumulative dose of 10 Mrad (Si) (while not biased) generated by a 600 keV proton beam was analyzed. In an initial analysis after exposure of 1 µm width devices to 1 Mrad(Si), it was possible to observe an ON state current reduction (ION ? 300 pA) up to 10%, not associated to a gate current change. Beyond that, irradiation effects on these devices reduce from 10% to 2% with the channel length increasing from 150 nm to 1 µm. The reasons behind these phenomena were discussed based on the competition between a high channel resistance present in longer devices and the TFET drain current reduction due to the irradiation. For a total cumulative dose analysis, triple gate SOI TFET and triple gate SOI MOSFET devices were characterized 14 days after each irradiation phase. In general, devices of both technologies, with 40 nm fin width, presented low susceptibility to the cumulative effects of ionizing radiation. However, for devices with fin width larger than fin height (WFIN = 1 µm) in which the influence of side gates on the electrostatic coupling of the channel is weak, tunnel-FET transistors have stood out. These devices were resistant to the effects of total ionizing dose (TID) even for doses as high as 5 Mrad(Si), while SOI MOSFET transistors showed a gradual variation of their parameters at each accumulated dose. The variation observed for the subthreshold swing, for example, was about 32.5% for SOI MOSFET devices and 5.6% for SOI TFET devices. TFETs with wider fin have shown significant variations on its transfer characteristic (ID x VG) only after 10 Mrad(Si) of proton irradiation. For both P-type and N-type configurations, it was observed a shift of the transfer curve to the left up to 80 mV caused by, according to simulations, the positive fixed charges generated in the buried oxide by irradiation. In addition, it was possible to observe a trap assisted tunneling (TAT) current increase caused by interface states promoted by TID effects. The increase of TAT was recognized as the main responsible for the degradation of 23.3% of the subthreshold swing of the TFETs after 10 Mrad(Si). In spite of the observed changes, it was possible to suggest, through comparison with SOI MOSFET devices of equivalent dimensions, which tunnel field-effect transistors may become a reference when considering immunity against total ionizing dose effects.

Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils. Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual IDVDS” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites. Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions. Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel. L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET. / This thesis presents a study of FDSOI Tunnel FETs (TFETs) from planar to trigate/nanowire structures. For the first time we report functional “Low-Temperature” (LT) TFETs fabricated with low-thermal budget (630°C) process flow, specifically designed for top tier devices in 3D sequential integration. “Dual IDVDS” method confirms that these devices are real TFETs and not Schottky FETs. Electrical characterization shows that LT TFETs performance is comparable with “High-Temperature” (HT) TFETs (1050°C). However, LT TFETs exhibit ON-current enhancement, OFF-current degradation and VTH shift with respect to HT TFETs that cannot be explained via BTBT mechanism. Charge pumping measurements reveal a higher defect density at the top silicon/oxide interface for geometries with narrow widths in LT than HT TFETs. In addition, low-frequency noise analyses shed some light on the nature of these defects. In LT TFETs, we determined a non-uniform distribution of defects at the top surface and also at the tunneling junction that causes trap-assisted tunneling (TAT). TAT is responsible of the current generation that degrades the subthreshold swing. This indicates the tight requirements for quality epitaxy growth and junction optimization in TFETs. Finally, we proposed novel TFET architectures. TCAD study shows that the extension of the source into the body region provides vertical BTBT and a larger tunneling surface. Ultra-thin heavily doped boron layers could allow the possibility to obtain simultaneously a good ON-current and sub-thermal subthreshold slope in TFETs.

Este trabalho teve como objetivo estudar os transistores de tunelamento por efeito de campo em estruturas de nanofio (NW-TFET), sendo realizado através de analises com base em explicações teóricas, simulações numéricas e medidas experimentais. A fim de avaliar melhorar o desempenho do NW-TFET, este trabalho utilizou dispositivos com diferentes materiais de fonte, sendo eles: Si, liga SiGe e Ge, além da variação da espessura de HfO2 no material do dielétrico de porta. Com o auxílio de simulações numéricas foram obtidos os diagramas de bandas de energia dos dispositivos NW-TFET com fonte de Si0,73Ge0,27 e foi analisada a influência de cada um dos mecanismos de transporte de portadores para diversas condições de polarização, sendo observado a predominância da influência da recombinação e geração Shockley-Read-Hall (SRH) na corrente de desligamento, do tunelamento induzido por armadilhas (TAT) para baixos valores de tensões de porta (0,5V > VGS > 1,5V) e do tunelamento direto de banda para banda (BTBT) para maiores valores tensões de porta (VGS > 1,5V). A predominância de cada um desses mecanismos de transporte foi posteriormente comprovada com a utilização do método de Arrhenius, sendo este método adotado em todas as análises do trabalho. O comportamento relativamente constante da corrente dos NW-TFETs com a temperatura na região de BTBT tem chamado a atenção e por isso foi realizado o estudo dos parâmetros analógicos em função da temperatura. Este estudo foi realizado comparando a influência dos diferentes materiais de fonte. O uso de Ge na fonte, permitiu a melhora na corrente de tunelamento, devido à sua menor banda proibida, aumentando a corrente de funcionamento (ION) e a transcondutância do dispositivo. Porém, devido à forte dependência de BTBT com o campo elétrico, o uso de Ge na fonte resulta em uma maior degradação da condutância de saída. Entretanto, a redução da espessura de HfO2 no dielétrico de porta resultou no melhor acoplamento eletrostático, também aumentando a corrente de tunelamento, fazendo com que o dispositivo com fonte Ge e menor HfO2 apresentasse melhores resultados analógicos quando comparado ao puramente de Si. O uso de diferentes materiais durante o processo de fabricação induz ao aumento de defeitos nas interfaces do dispositivo. Ao longo deste trabalho foi realizado o estudo da influência da densidade de armadilhas de interface na corrente do dispositivo, demonstrando uma relação direta com o TAT e a formação de uma região de platô nas curvas de IDS x VGS, além de uma forte dependência com a temperatura, aumentando a degradação da corrente para temperaturas mais altas. Além disso, o uso de Ge introduziu maior número de impurezas no óxido, e através do estudo de ruído foi observado que o aumento na densidade de armadilhas no óxido resultou no aumento do ruído flicker em baixa frequência, que para o TFET, ocorre devido ao armadilhamento e desarmadilhamento de elétrons na região do óxido. E mais uma vez, o melhor acoplamento eletrostático devido a redução da espessura de HfO2, resultou na redução desse ruído tornando-se melhor quando comparado à um TFET puramente de Si. Neste trabalho foi proposto um modelo de ruído em baixa frequência para o NW-TFET baseado no modelo para MOSFET. Foram realizadas apenas algumas modificações, e assim, obtendo uma boa concordância com os resultados experimentais na região onde o BTBT é o mecanismo de condução predominante. / This work aims to study the nanowire tunneling field effect transistors (NW-TFET). The analyses were performed based on theoretical explanations, numerical simulations and experimental data. In order to improve the NW-TFET performance, it was used devices with different source compositions, such as Si, SiGe alloy and Ge, besides different thicknesses of HfO2 for the gate dielectric. With the aid of numerical simulations it was obtained the NW-TFET energy band diagrams and analyzed the influence of recombination and generation Shockley-Read-Hall (SRH) on the off current, the influence of the trap assisted tunneling (TAT) at low gate voltage bias (0,5V > VGS > 1,5V) and the direct band to band tunneling (BTBT) at higher gate voltage bias(VGS > 1,5V). The predominance of each conduction mechanisms was confirmed by the Arrhenius plot method, being this method adopted in all analysis in this work. The constant current with the temperature in the BTBT region has drawn attention and due to that, this work have studied the NW-TFET analog performance as function of temperature and also the influence of the source composition. The Ge source device shows an improved tunneling current, related to the bandgap narrowing, which leads to higher ION and transconductance. However, due to the strong BTBT dependence with the electric field, the use of Ge as source results in further ION/IOFF degradation. Despite this, the reduced HfO2 thickness in the gate dielectric, results in better electrostatic coupling, which also increases the tunneling current, making this device to present better analog performance when compared to devices with Si source. The use of different materials during the device fabrication leads to an increase of the interface defects. This work presented the influence of the interface trap density on the current, showing a direct relation with TAT and appearance of a plateau region in the IDS x VGS curves. In addition it was shown a strong temperature dependence increasing the current degradation at higher temperatures. Furthermore, the use of Ge has shown an increase of impurities in the oxide, and through the noise study it was observed the flicker noise increase at low frequency, which for TFETs, occurs due to the electrons trapping and detrapping in the oxide region. Once again, the reduced HfO2 thickness leads to better electrostatic coupling, resulting in noise reduction and becoming better when compared to a devices with Si source. In this work was proposed a low frequency noise model for a NW-TFET based on MOSFET models. Minor changes have been done, and thus a good agreement with the experimental results in the region where the BTBT is predominant conduction mechanism was obtained.

Este trabalho teve como objetivo estudar os transistores de tunelamento por efeito de campo em estruturas de nanofio (NW-TFET), sendo realizado através de analises com base em explicações teóricas, simulações numéricas e medidas experimentais. A fim de avaliar melhorar o desempenho do NW-TFET, este trabalho utilizou dispositivos com diferentes materiais de fonte, sendo eles: Si, liga SiGe e Ge, além da variação da espessura de HfO2 no material do dielétrico de porta. Com o auxílio de simulações numéricas foram obtidos os diagramas de bandas de energia dos dispositivos NW-TFET com fonte de Si0,73Ge0,27 e foi analisada a influência de cada um dos mecanismos de transporte de portadores para diversas condições de polarização, sendo observado a predominância da influência da recombinação e geração Shockley-Read-Hall (SRH) na corrente de desligamento, do tunelamento induzido por armadilhas (TAT) para baixos valores de tensões de porta (0,5V > VGS > 1,5V) e do tunelamento direto de banda para banda (BTBT) para maiores valores tensões de porta (VGS > 1,5V). A predominância de cada um desses mecanismos de transporte foi posteriormente comprovada com a utilização do método de Arrhenius, sendo este método adotado em todas as análises do trabalho. O comportamento relativamente constante da corrente dos NW-TFETs com a temperatura na região de BTBT tem chamado a atenção e por isso foi realizado o estudo dos parâmetros analógicos em função da temperatura. Este estudo foi realizado comparando a influência dos diferentes materiais de fonte. O uso de Ge na fonte, permitiu a melhora na corrente de tunelamento, devido à sua menor banda proibida, aumentando a corrente de funcionamento (ION) e a transcondutância do dispositivo. Porém, devido à forte dependência de BTBT com o campo elétrico, o uso de Ge na fonte resulta em uma maior degradação da condutância de saída. Entretanto, a redução da espessura de HfO2 no dielétrico de porta resultou no melhor acoplamento eletrostático, também aumentando a corrente de tunelamento, fazendo com que o dispositivo com fonte Ge e menor HfO2 apresentasse melhores resultados analógicos quando comparado ao puramente de Si. O uso de diferentes materiais durante o processo de fabricação induz ao aumento de defeitos nas interfaces do dispositivo. Ao longo deste trabalho foi realizado o estudo da influência da densidade de armadilhas de interface na corrente do dispositivo, demonstrando uma relação direta com o TAT e a formação de uma região de platô nas curvas de IDS x VGS, além de uma forte dependência com a temperatura, aumentando a degradação da corrente para temperaturas mais altas. Além disso, o uso de Ge introduziu maior número de impurezas no óxido, e através do estudo de ruído foi observado que o aumento na densidade de armadilhas no óxido resultou no aumento do ruído flicker em baixa frequência, que para o TFET, ocorre devido ao armadilhamento e desarmadilhamento de elétrons na região do óxido. E mais uma vez, o melhor acoplamento eletrostático devido a redução da espessura de HfO2, resultou na redução desse ruído tornando-se melhor quando comparado à um TFET puramente de Si. Neste trabalho foi proposto um modelo de ruído em baixa frequência para o NW-TFET baseado no modelo para MOSFET. Foram realizadas apenas algumas modificações, e assim, obtendo uma boa concordância com os resultados experimentais na região onde o BTBT é o mecanismo de condução predominante. / This work aims to study the nanowire tunneling field effect transistors (NW-TFET). The analyses were performed based on theoretical explanations, numerical simulations and experimental data. In order to improve the NW-TFET performance, it was used devices with different source compositions, such as Si, SiGe alloy and Ge, besides different thicknesses of HfO2 for the gate dielectric. With the aid of numerical simulations it was obtained the NW-TFET energy band diagrams and analyzed the influence of recombination and generation Shockley-Read-Hall (SRH) on the off current, the influence of the trap assisted tunneling (TAT) at low gate voltage bias (0,5V > VGS > 1,5V) and the direct band to band tunneling (BTBT) at higher gate voltage bias(VGS > 1,5V). The predominance of each conduction mechanisms was confirmed by the Arrhenius plot method, being this method adopted in all analysis in this work. The constant current with the temperature in the BTBT region has drawn attention and due to that, this work have studied the NW-TFET analog performance as function of temperature and also the influence of the source composition. The Ge source device shows an improved tunneling current, related to the bandgap narrowing, which leads to higher ION and transconductance. However, due to the strong BTBT dependence with the electric field, the use of Ge as source results in further ION/IOFF degradation. Despite this, the reduced HfO2 thickness in the gate dielectric, results in better electrostatic coupling, which also increases the tunneling current, making this device to present better analog performance when compared to devices with Si source. The use of different materials during the device fabrication leads to an increase of the interface defects. This work presented the influence of the interface trap density on the current, showing a direct relation with TAT and appearance of a plateau region in the IDS x VGS curves. In addition it was shown a strong temperature dependence increasing the current degradation at higher temperatures. Furthermore, the use of Ge has shown an increase of impurities in the oxide, and through the noise study it was observed the flicker noise increase at low frequency, which for TFETs, occurs due to the electrons trapping and detrapping in the oxide region. Once again, the reduced HfO2 thickness leads to better electrostatic coupling, resulting in noise reduction and becoming better when compared to a devices with Si source. In this work was proposed a low frequency noise model for a NW-TFET based on MOSFET models. Minor changes have been done, and thus a good agreement with the experimental results in the region where the BTBT is predominant conduction mechanism was obtained.

The Tunnel Field Effect Transistor (TFET) with sub-60mV/decade Sub-threshold slope and extremely high ION/IOFF ratio has attracted enough attention for low standby power (LSTP) applications where the battery life is very important. So far research in this area has been limited to numerical simulation and experimental analysis. It is however extremely necessary to develop compact models for TFET in order to use them in nano-scale integrated circuit design and simulation. In this work, for the first time, we develop analytical Sub-threshold slope model for n-channel double gate TFET (nDGTFET). Unlike conventional FETs, current in TFET is mainly controlled by the band-to-band tunneling mechanism at source/channel interface. As the total drain current is proportional to band-to-band generation rate, the main challenge in the present work is to find an explicit relationship between average electric field over the tunneling path and the applied gate voltage under nonlocal tunneling condition. Two dimensional Poisson’s equation (with Laplace approximation)is first solved in a rectangular coordinate system in order to obtain analytical expression for electron energy distribution over the channel region.Kane’s Model[J. Phy. Chem.Solids 12(181)1959]for band-to-band tunneling along with some analytical approximation techniques are then used to derive the expression for the Sub-threshold slope under nonlocal tunneling conditions. This Sub-threshold slope model is verified against professional numerical device simulator (MEDICI) for different device geometries. Being an asymmetric device, TFET fabrication suffers from source misalignment with gate. As the doping in source and drain-gate are different, conventional-FET-like self-aligned gate stack formation is not possible for TFET. Such misalignment, at source side, seriously degrades the performance of TFETs. To overcome this problem, in this work we explore the possibility of using “gate replacement” technique for TFET fabrication. We first develop process flow for single gate bulk nTFET, and then we extend it to n-channel double gate TFET (nDGTFET) using modified FinFET process. Good alignments between source and gate are observed with TCAD-simulations in both the cases.