Les réseaux de capteurs sans fils (WSN) ont connu un succès important ces dernières années, en particulier grâce à l’émergence de l’Internet des Objets (IoT), qui a permis des applications beaucoup plus intéressantes. Les réseaux de capteurs sont utilisés dans presque toutes les applications de maisons et villes intelligentes et des objets connectés personnels. Beaucoup de ces applications nécessitent que les nœuds de capteurs constituant le réseau soient autonomes et donc efficaces en énergie. Le thème de l'efficacité énergétique pour les WSN est riche et adressé par de nombreuses équipes de recherches. L'une des solutions les plus prometteuses est l'intégration de blocs adaptatifs dans le nœud, qui peuvent ajuster leurs performances et leurs dépenses énergétiques selon les besoins de l'application, son environnement ou l’énergie disponible. L’objectif est de permettre à un nœud de fonctionner à un point d'énergie optimal et d'atteindre l'efficacité énergétique la plus élevée possible. Le travail présenté dans cette thèse traite du contrôle de ces blocs adaptatifs. Un nœud de WSN doit être capable de se réveiller et de se remettre en veille rapidement ce qui impose l'utilisation d'un réseau de contrôle efficace. Les données de contrôle peuvent être analogiques ou numériques. Ceci entraîne le besoin d'un réseau de communication complémentaire au réseau qui sert à transmettre les données numériques. Dans ce travail, un premier réseau de communication asynchrone est proposé pour adresser ce besoin de transfert de données de configuration dans un nœud. Cette communication basée sur événement utilise la logique asynchrone QDI. Ce premier réseau est numérique et deux versions ont été conçues, une série et une hybride. La version série a été implémentée en silicium et testée. Les deux se sont avérées efficaces en énergie ; le réseau série n’utilise que 1pJ/bit, tandis que l'hybride consomme 0,07pJ/bit à 0.6V en technologie FDSOI de 28nm.Dans la deuxième partie de ce travail, une amélioration visant des circuits plus simples et mixtes a été réalisée, incluant la conception et l'analyse d'un réseau capable de transférer efficacement des données analogiques. / Wireless sensor network (WSN) have experienced an incredible success these past years, especially due to the Internet of Thing (IoT) paradigm, which opened the door to much more interesting applications. The wireless sensor network nodes (WSNN) are used in nearly all smart houses applications, as a network of wearables or as entertainment devices. This keen interest in WSN is not without consequences, as many of these applications require from the node to be autonomous and thus energy efficient. The topic of energy efficiency for the WSN is rich and many teams are proposing as many solutions as there are applications. One of the most promising solutions is the integration of adaptive blocks in the node, which can adapt their performances and thus their energy expenditure according to the application, environment or the energy budget. This would allow any type of WSNN to operate at an optimum energy point and achieve the highest energy efficiency possible. However, this solution has its own issues. The work presented in this thesis deals with the control of these adaptive blocks.The aim of this work is to efficiently transfer the control data and the sense&react data throughout the node to and from the corresponding adaptive blocks. The nature of WSNN itself imposes the use of a communication network capable of a fast and independent wake and sleep mode, while the nature of the data dictate the need for a complementary communication network, as the data can be either analog or digital, and as such, a typical network is not capable of handling it without the help of secondary conversion blocks.In this manuscript, a first asynchronous communication network is proposed to deal with the issue at hand, mainly the transfer of configuration data throughout a network, in an event-driven fashion, hence the use of the QDI asynchronous logic. This network is digital only and two versions were designed, a serial and a hybrid one, and the serial version was implemented in silicon. Both proved to be energy efficient, as the serial network only needs 1pJ/bit, while the hybrid one consumes 0,07pJ/bit at 0.6V in a 28nm FDSOI technology.In the second part of this work, an improvement targeting simpler and mixed-signals circuits was carried out, including the design and analysis of a network capable of efficiently transferring analog data.

Les Interfaces Cerveau-Machine (ICM) sont des systèmes qui permettent à des patients souffrant d'un handicap moteur sévère d'utiliser leur activité cérébrale pour contrôler des effecteurs, par exemple des prothèses des membres supérieurs dans le cas d'ICM motrices. Les intentions de mouvement de l'utilisateur sont estimées en appliquant un décodeur sur des caractéristiques extraites de son activité cérébrale. Des challenges spécifiques au déploiement clinique d'ICMs motrices ont été considérés, à savoir le contrôle mono-membre ou séquentiel multi-membre asynchrone et précis. Un décodeur, le Markov Switching Linear Model (MSLM), a été développé pour limiter les activations erronées de l'ICM, empêcher des mouvements parallèles des effecteurs et décoder avec précision des mouvements complexes. Le MSLM associe des modèles linéaires à différents états possibles, e.g. le contrôle d'un membre spécifique ou une phase de mouvement particulière. Le MSLM réalise une détection d'état dynamique, et les probabilités des états sont utilisées pour pondérer les modèles linéaires.La performance du décodeur MSLM a été évaluée pour la reconstruction asynchrone de trajectoires de poignet et de doigts à partir de signaux electrocorticographiques. Il a permis de limiter les activations erronées du système et d'améliorer la précision du décodage du signal cérébral. / Brain-Computer Interfaces (BCI) are systems that allow severely motor-impaired patients to use their brain activity to control external devices, for example upper-limb prostheses in the case of motor BCIs. The user's intentions are estimated by applying a decoder on neural features extracted from the user's brain activity. Signal processing challenges specific to the clinical deployment of motor BCI systems are addressed in the present doctoral thesis, namely asynchronous mono-limb or sequential multi-limb decoding and accurate decoding during active control states. A switching decoder, namely a Markov Switching Linear Model (MSLM), has been developed to limit spurious system activations, to prevent parallel limb movements and to accurately decode complex movements.The MSLM associates linear models with different possible control states, e.g. activation of a specific limb, specific movement phases. Dynamic state detection is performed by the MSLM, and the probability of each state is used to weight the linear models. The performance of the MSLM decoder was assessed for asynchronous wrist and multi-finger trajectory reconstruction from electrocorticographic signals. It was found to outperform previously reported decoders for the limitation of spurious activations during no-control periods and permitted to improve decoding accuracy during active periods.

Les moteurs asynchrones diphasés sont largement utilisés dans des applications de moins d’un kW, où le prix est un facteur important de choix, en particulier pour les volets roulants. Ces applications, pour des raisons de sécurité, nécessitent une détection précoce des obstacles et donc l’implantation d’un capteur de vitesse. Dans un souci de réduction de coût, une des pistes intéressantes est l’estimation de la vitesse à partir de la mesure des courants et des tensions, de manière à faire l’économie du capteur de vitesse. La première partie de notre travail a consisté à étudier et réaliser différentes alimentations : sur le secteur avec condensateur de déphasage ou par convertisseur statique. Dans une seconde partie, la modélisation du moteur en régime permanent et transitoire et celle du volet (tablier, frein, réducteur) nous a permis d’établir les caractéristiques électromagnétiques du motoréducteur et le comportement mécanique de la charge. Les paramètres de ces modèles ont été identifiés et les résultats analysés. Dans la troisième partie, à partir de ces modèles, différentes stratégies de détection de fin de course du volet sans capteur, d’arrêt sur obstacles ainsi qu’une commande de limitation de couple ont été mises au point et validées expérimentalement. Une carte électronique économique a été réalisée. / The single-phase induction motor is widely used for capacity of less than the kW in applications where the price is an important consideration, particularly for rolling shutters. For safety reasons, these applications require an early detection of obstacles and thus it is necessary to implement a speed sensor. In a preoccupation of cost saving, one tries to estimate the speed on the basis of voltage and current measurements, in order to economize on the speed sensor. The first part of our work deals with the study and realization of different power supplies : Capacitor-run single-phase induction motor or static converter supply. In a second part, the static and transient modeling of the motor and the rolling shutter (shutter, gears and brake) has provided the electromagnetic characteristics of the geared motor and the mechanical behavior of the load. The parameters of these models have been identified and the results have been discussed. In the third part, from these models, different strategies have been devised and validated for detecting the arrival of a rolling shutter on the abutment, implementing a soft stop on obstacles and limiting the torque. A low cost electronic command board has been realized.

Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec. / This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated.

La réduction continuelle des dimensions dans les technologies CMOS a ouvert la porte à la conception de circuits complexes multi-cœurs (SoC). Malheureusement dans les technologies nanométriques, les performances des systèmes intégrés après fabrication ne sont pas complètement prédictibles. En effet, les variations des procédés de fabrication sont très importantes aux échelles des puces. Par conséquent, la conception de tels systèmes dans les technologies nanométriques est désormais contrainte par de nombreux paramètres tels que la robustesse aux variations des procédés de fabrication et la consommation d'énergie. Ceci implique de disposer d'algorithmes efficaces, intégrés dans la puce, susceptibles d'adapter le comportement du système aux variations des charges des processeurs tout en faisant face simultanément aux variations des paramètres qui ne peuvent pas être prédits ou modélisées avec précision au moment de la conception. Dans ce contexte, ce travail de thèse porte sur la conception de systèmes dit « GALS » (Globally Asynchronous Locally Synchronous) conçus autour d'un réseau de communication intégré à la puce (Network-on-Chip ou NoC) exploitant les nouvelles générations de technologie CMOS. Une nouvelle méthode permettant de contrôler dynamiquement la vitesse des différents îlots du NoC grâce à un contrôle de la tension et de la fréquence en fonction de la qualité locale des procédés de fabrication sur chaque îlot est proposée. Cette technique de contrôle permet d'améliorer les performances du système en consommation, et d'augmenter son rendement en fabrication grâce à l'utilisation des synergies au sein du système intégré. La méthode de contrôle est basée sur l'utilisation d'un anneau asynchrone programmable capable de prendre en compte la charge de travail dynamique et les effets de la variabilité des procédés de fabrication. Le contrôleur évalue en particulier la limite supérieure de fréquence de fonctionnement pour chaque domaine d'horloge. Ainsi, il n'est plus nécessaire de garantir les performances temporelles de chaque nœud au moment de la conception. Cela relâche considérablement les contraintes de fabrication et permet du même coup l'amélioration du rendement.

Les entraînements électriques à base de machine asynchrone sont largement utilisés dans les applications industrielles en raison de leur faible coût, de leurs performances et de leur robustesse. Cependant, des modes de fonctionnement dégradés peuvent apparaître durant la vie de la machine. L'une des raisons principales de ces défaillances reste les défauts de roulements à billes. Afin d'améliorer la sûreté de fonctionnement des entraînements, des schémas de surveillance peuvent être mis en place afin d'assurer une maintenance préventive. Ce travail de thèse traite de la détection et du diagnostic des défauts mécaniques et plus particulièrement des défauts de roulements dans une machine asynchrone. Généralement, une surveillance vibratoire peut être mise en place. Cette méthode de surveillance est cependant souvent chère du fait de la chaîne de mesure. Une approche, basée sur l'analyse et le traitement des courants statoriques, est alors proposée, afin de suppléer à l'analyse vibratoire. L'étude est basée sur l'existence et la caractérisation des effets des oscillations du couple de charge sur les courants d'alimentation. Un schéma de détection est alors introduit pour détecter différents types de défauts de roulements. De plus, des variables mécaniques, telles que la vitesse ou le couple, sont également reconstruites afin de fournir une indication sur la présence de défauts de roulements. Par ailleurs, un diagnostic des modulations des courants statoriques est proposé, en régime permanent et en régime transitoire, quel que soit le rapport entre les fréquences porteuse et modulante. Les méthodes étudiées sont la transformée de Hilbert, la transformée de Concordia, l'amplitude et la fréquence instantanées ainsi que la distribution de Wigner-Ville.

La démarche générale du mémoire consiste à utiliser des outils mathématiques permettant d'élaborer un formalisme vectoriel applicable aux systèmes électriques au sens large. Ce formalisme bénéficie à la fois des propriétés graphiques et géométriques de la théorie des vecteurs d'espace qu'il généralise et de la puissance du calcul matriciel. Aussi, est-il tout particulièrement adapté à l'étude des systèmes polyphasés.<br />Tout d'abord, on caractérise les modulateurs d'énergie indépendamment de leurs charges. Pour cela des espaces vectoriels leur sont associés ainsi que des familles de vecteurs qui les caractérisent. Il est possible alors de définir quel type de charge le modulateur est capable de contrôler. Les degrés de liberté de la commande trouvent également une formulation mathématique. Les exemples traités sont les onduleurs de tension monophasé et triphasé deux niveaux. L'approche conduit, dans le cas d'une commande aux valeurs moyennes, à un calcul original des durées de conduction des interrupteurs en utilisant la notion de barycentre. Les algorithmes obtenus, généralisables aux onduleurs à n bras, comportent un nombre réduit d'opérations logiques et arithmétiques.<br />Le formalisme est ensuite appliqué à la machine asynchrone triphasée avec q barres au rotor ; ceci nous permet d'expliciter la notion de rotor diphasé équivalent. La machine asynchrone pentaphasée est également modélisée et l'approche développée met en évidence les conditions que doit remplir l'onduleur à 5 bras pour l'alimenter correctement.<br />Dans la dernière partie, un onduleur de courant à Modulation de Largeur d'Impulsions est étudié à l'aide du formalisme. Les non-linéarités de la commande sont prises en compte vectoriellement, notamment, de façon originale, celle concernant la durée minimale de conduction des interrupteurs. On décrit enfin l'implantation matérielle de cette commande sur microcontrôleur 16 bits et présente les résultats expérimentaux dans le cas d'une charge constituée d'une machine asynchrone triphasée en parallèle avec des condensateurs.

Cette thèse porte sur le développement d’un cogénérateur résidentiel constitué d’un générateur linéaire asynchrone entraîné par deux moteurs Stirling fonctionnant en mode ‘piston libre double effet’. Les critères caractérisant un tel cogénérateur sont décrits ainsi que ses différents modes d’utilisation dans le domaine résidentiel. Les différentes technologies sont passées en revue.Les équations de la mécanique sur lesquelles se fondent le contrôle du couplage thermoélectrique du cogénérateur et sa stabilité y sont définies. Le générateur électrique est modélisé en vue de calculer les grandeurs électriques des équations à bobines couplées et les grandeurs du schéma électrique équivalent, ce schéma permet d’inverser le modèle.Les résultats des modèles analytiques sont validés par des mesures faites sur des maquettes spécialement conçues. Une étude paramétrique de la structure du générateur a permis d’optimiser ses performances. Les équations de la mécanique et le modèle électrique sont utilisés pour poser les bases d’une optimisation ‘système’ du cogénérateur. / This thesis focuses on the development of a residential cogenerator which consists of a linear induction generator driven by two Stirling engines, free-piston double-acting operating mode. The criteria characterizing such cogenerator are described and its various modes of use in the residential sector. The various technologies are reviewed.The equations of mechanics that underlie the control of the coupling of thermoelectric cogeneration and stability are defined.The electric generator is modeled to calculate the electrical coil coupled equations and the magnitudes of the equivalent circuit, this scheme allows us to reverse the pattern. The results of analytical models are validated by measurements on specially designed models. A parametric study of the structure of the generator has optimized its performances. The equations of mechanical and electrical model are used to lay the groundwork for optimization of all the cogenerator, considered as a system.

Les diverses normes internationales obligent les constructeurs automobiles à optimiser les chaînes de propulsion conventionnelles mais surtout à développer d’autres alternatives de motorisation dont l’une des plus prometteuses est le véhicule électrique. Néanmoins ces nouvelles propulsions doivent garantir les mêmes performances et le même niveau de sureté de fonctionnement (fiabilité et sécurité en l’occurrence). La chaîne de propulsion électrique est conçue autour d’un nombre important de constituants (machine électrique, capteur(s), convertisseur(s) de l’électronique de puissance, etc.) qui peuvent être le siège de défauts. La détection et la localisation de ces défauts sont indispensables mais pas suffisantes pour assurer la sureté de fonctionnement du système. En effet pour assurer un fonctionnement en mode dégradé, il faut mettre en œuvre une architecture de commande tolérante aux fautes. L'objectif principal de cette thèse est de proposer des nouvelles architectures de commande tolérante aux défauts (Fault Tolerant Control en anglais) d’un véhicule électrique propulsé par une machine asynchrone, en présence de plusieurs types de défaut du capteur mécanique. Cette thèse est organisée en 4 chapitres.Le Chapitre 1 est un état de l’art exhaustif avec une analyse critique des architectures et des systèmes de contrôle commande tolérants aux fautes des chaînes de traction électrique ainsi qu'un état de l'art des différents défauts qui peuvent apparaitre dans la chaine de traction électrique. Le Chapitre 2 propose deux architectures de commande tolérante aux fautes : l’Hybride FTC et le GIMC (Generalised Internal Model Control) ; l’approche Hybride FTC est une combinaison de deux contrôleurs, le premier est un régulateur PI pour le mode sain et le second un correcteur robuste H infini pour le mode défaillant. L’architecture GIMC permet la restructuration de la loi de commande d'une manière adaptative. Elle est conçue afin d’assurer une bonne robustesse du système en présence de défaut grâce à une boucle interne faisant office de boucle de correction et de diagnostic.Le Chapitre 3 est consacré exclusivement à la commande tolérante aux fautes à base d'algorithme de vote, en faisant une étude comparative de 4 algorithmes avec trois topologies différentes : une première structure est proposée sur la sortie du système, une deuxième structure est appliquée sur la commande du système, et la troisième structure est une hybridation des deux précédentes.Le Chapitre 4 est dédié à la validation expérimentale des architectures décrites précédemment. Les résultats obtenus montrent l’efficacité des approches FTC proposées. / The various international standards require automakers to optimize conventional power train but mainly to develop other alternatives to drive, one of the most promising is the electric vehicle. However, these new drives should guarantee the same performance and the same level of dependability (reliability and security in this case).Electric power train is built around a large number of components (electrical machine, the sensor, the converter, power electronics, etc.) which may be affected by defects. The detection and localization of these defects are essential but not sufficient to ensure the dependability of the system. Indeed, to ensure operation in degraded mode, you must implement architecture of fault tolerant control (FTC). The main objective of this thesis is to propose new fault tolerant control architectures of an electric vehicle induction machine power train in the presence of several types of mechanical sensor failure. This thesis is organized into four chapters.Chapter 1 is a comprehensive state of the art with a critical analysis of architectures and control systems tolerant to faults of electric powertrains and a state of the art of the various defects that may occur in the chain of electric traction.Chapter 2 proposes two architectures of fault tolerant control: Hybrid FTC and GIMC (Generalised Internal Model Control); Hybrid FTC approach is a combination of two controllers, the first is a PI controller for the sound mode and the second a robust controller for the failed H infinity mode. The architecture allows GIMC restructuring the control law in an adaptive manner. It is designed to ensure robustness of the system in the presence of a fault with an inner loop acting loop correction and diagnosis.Chapter 3 is devoted exclusively to the algorithm voting fault tolerant control based on comparative study of four algorithms with three different topologies: a first structure is proposed on the system output, a second structure is applied system control, and the third structure is a two preceding hybridization.Chapter 4 is devoted to the experimental validation of the architecture described above. The results show the effectiveness of the approaches proposed FTC.

Avec les progrès technologiques en microéléctronique, les méthodes de conception traditionnelles {\og}tout synchrone{\fg} atteignent leurs limites. Une solution efficace pour résoudre ce problème est de diviser un circuit en plusieurs domaines d'horloge indépendants et de faire communiquer leurs composants avec un réseau sur puce asynchrone. Toutefois, la généralisation de cette solution est limitée par le manque d'outils adaptés à la conception de circuits asynchrones complexes tels que des réseaux sur puce asynchrones. Une contribution de cette thèse, pour pallier cette limitation, a été de développer la bibliothèque ASC qui permet de modéliser fidèlement en SystemC des circuits asynchrones insensibles aux délais. Des facilités de traçage basées sur un modèle de temps distribué ont également été développées pour être en mesure de valider par simulation le comportement d'un modèle ASC. Une dernière contribution de cette thèse a été de définir une méthode de présynthèse des structures de choix qui prennent en compte efficacement les primitives de synchronisation spécifiques aux circuits asynchrones.