Sofisticadas técnicas para estimação de modelos baseadas em simulação, os filtros de partículas ou métodos de Monte Carlo Seqüenciais, foram empregadas recentemente para solucionar diversos problemas difícieis no campo da robótica móvel. No entanto, o sucesso dos fitros de partículas limitou-se à computação de parâmetros em espaços de baixa dimensionalidade. Os atuais esforços de pesquisa em robótica móvel têm comecado a explorar certas propriedades estruturais de seus domnios de aplicação que envolvem a utilização de filtros de partculas em espacos de maior dimensão, aumentando consideravelmente a complexidade da simulação envolvida. Simulações estatsticas dessa natureza requerem uma grande quantidade de numeros pseudo-aleatorios que possam ser gerados eficientemente e atendam a certos criterios de qualidade. O processo de geração de numeros pseudo-aleatorios torna-se o ponto crtico de tais aplicações em termos de desempenho. Neste contexto, a computação reconguravel insere-se como uma tecnologia capaz de satisfazer a demanda por alto desempenho das grandes simulações estatsticas pois sistemas baseados em arquiteturas reconguraveis possuem o potencial de mapear computação em hardware visando aumento de eficiência sem comprometer seriamente sua exibilidade. Tecnologias reconguraveis também possui o atrativo de um baixo consumo de energia, uma caracterstica essencial para os futuros robôs moveis embarcados. Esta dissertação apresenta a implementação um sistema embarcado baseado em FPGA e projetado para solucionar o problema de localização de robôs por meio de tecnicas probabilsticas. A parte fundamental de todo este sistema e um veloz gerador de numeros aleatorios mapeado ao hardware reconguravel que foi capaz de atender rígidos criterios estatsticos de qualidade / Sophisticated techniques for estimation of models based on simulation, particle filters or Sequential Monte Carlo Methods, were recently used to solve many difficult problems in the field of mobile robotics. However, the success of particle filters was limited to the computation of parameters in low dimensionality spaces. The current research efforts in mobile robotics have begun to explore some structural properties of their application\'s domain involving the use of particle filters in spaces of a higher dimension, greatly increasing the complexity of the involved simulation. Statistical simulations of this nature require a lot of pseudorandom numbers that can be generated efficiently and meet certain quality criteria. The process of generating pseudorandom number becomes the critical point of such applications in terms of performance. In this context, reconfigurable computing is a technology capable of meeting the demand for high performance of large statistical simulations because systems based on reconfigurable architectures have the potential to map computation to hardware aiming to increase eficiency without a serious drawback in exibility. Reconfigurable technologies are also attractive because of their low energy consume, a essential feature for the future mobile robots. This dissertation presents an implementation of a FPGA based embedded system designed to solve the robot localization problem by the means of probabilistic technics. The fundamental part from the whole system is a fast random number generator mapped to reconfigurable hardware wich atends a rigid quality criteria

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-08-13T20:41:07Z No. of bitstreams: 1 LUIZ BRUNELLI - TESE PPGEE 2005..pdf: 3761170 bytes, checksum: e05b83824a2a7e6d3aca6ea19daf1396 (MD5) / Made available in DSpace on 2018-08-13T20:41:07Z (GMT). No. of bitstreams: 1 LUIZ BRUNELLI - TESE PPGEE 2005..pdf: 3761170 bytes, checksum: e05b83824a2a7e6d3aca6ea19daf1396 (MD5) Previous issue date: 2005-02 / CNPq / Nesta tese descreve-se uma nova solução para o tratamento da complexidade das interconexões entre os elementos de processamento das redes neuronais artificiais (RNAs). Ela possibilita implementar RNAs em hardware, de tecnologia digital, com um número maior de neurônios do que se faz atualmente. As RNAs têm sido usadas como solução em vários problemas complexos. Em alguns destes problemas faz-se necesário a sua implementação em hardware. Vários s˜ao os compromissos que devem ser satisfeitos durante o projeto e implementa¸c˜ao das RNAs, dentre eles o das interconexões entre os neurônios. Atualmente encontram-se implementações neuronais utilizando circuitos integrados especificamente desenvolvidos para uma dada arquitetura de rede neuronal e também o uso de circuitos integrados configurados pelo usuário. Dentre estes circuitos existem os FPGAs reconfigur´aveis dinamicamente (DR-FPGAs) que podem ter suas características alteradas durante a sua opera¸c˜ao, sem sofrer interrupções em seu funcionamento normal. Estes dispositivos têm sido utilizados na implementação de RNAs. Propõe-se uma solução para o problema das interconexões entre os neurônios artificiais utilizando os DR-FPGAs e uma nova forma de computação: as Figuras de Execução (F.E.). As F.E. permitem teoricamente reduzir o impacto das interconexões através da eliminação do transporte de dados via barramento, além de outras vantagens e desvantagens durante o processamento da computação. As F.E. não parecem estar restritas apenas as aplicações de RNAs. Elas podem ser utilizadas pela computação reconfigurável em problemas massivamente paralelos e/ou que necessitem trocar informações entre os vários elementos de processamento do sistema. / In this thesis a new solution for the treatment of the complexity in the interconnections among the processing elements of the artificial neural networks (ANNs) is described. It enables realize ANNs digital hardware implementation with a larger number of neurons than does nowadays. The ANNs have been used as a solution in various complex problems. Some of these problems require hardware implementation. A lot of constraints must be satisfied during the project flow of the implementations of ANNs, such as the neural interconnections. Nowadays, neural implementations are done using integrated circuits, specifically developed for a given neural network architecture or integrated circuits configured by the user. Among these circuits exist the dynamically reconfigured FPGAs (DR-FPGAs) which can have their characteristics changed during operation without suffering interruptions in their execution. These devices have been usedforANNimplementations. Itpresentsaproposaltosolvethe interconnection problem for artificial neurons using DR-FPGAs in a new computational way: the Execution Patterns1 (EPs). The EPs allow, theoretically, to reduce the influence of interconnections through the removal of data transport via busses, besides other advantages and disadvantages. TheEPsdoesnotseemtoberestrictedonlytoANNapplications. They can be used by reconfigurable computation in massive parallel problems and/or problems that demand information exchange among the various elements in a processing system.

Made available in DSpace on 2015-05-08T14:59:57Z (GMT). No. of bitstreams: 1 arquivototal.pdf: 3935872 bytes, checksum: 5a4c90590e53b3ea1d71bbe61a628b56 (MD5) Previous issue date: 2014-07-25 / Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / The aim of this work is to study the non-local means algorithm and propose techniques to optimize and implement this algorithm for its application in real-time. Two alternatives are suggested for implementation. The first deals with the development of an accelerator card for computers, which has a PCI bus containing specialized hardware that implements the NLM filter. The second implementation uses densely GPU multiprocessor environment, which exists in the parent video. Both proposals significantly accelerates the NLM algorithm, while maintains the same visual quality of traditional software implementations, enabling real-time use. Image denoising is an important area for digital image processing. Recently, its use is becoming more popular due to improvements of of the new acquisition equipments and, thus, the increase of image resolution that favors the occurrence of such perturbations. It is widely studied in the fields of image processing, computer vision and predictive maintenance of electrical substations, motors, tires, building facilities, pipes and fittings, focusing on reducing the noise without removing details of the original image. Several approaches have been proposed for filtering noise. One of such approaches is the non-local method called Non-Local Means (NLM), which uses the entire image rather than local information and stands out as the state of the art. However, a problem in this method is its high computational complexity, which turns its application almost impossible in real time applications, even for small images / O propósito deste trabalho é estudar o algoritmo non-local means(NLM) e propor técnicas para otimizar e implementar o referido algoritmo visando sua aplicação em tempo real. Ao todo são sugeridas duas alternativas de implementação. A primeira trata do desenvolvimento de uma placa aceleradora para computadores que possuam Barramento PCI, contendo um hardware especializado que implementa o Filtro NLM. A segunda implementação utiliza o ambiente densamente multiprocessado GPU, existente nas controladoras de vídeo. As duas propostas aceleraram significativamente o algoritmo NLM, mantendo a mesma qualidade visual das implementações tradicionais em software, tornando possível sua utilização em tempo real. A filtragem de ruídos é uma área importante para o processamento digital de imagens, sendo cada vez mais utilizada devido as melhorias dos novos equipamentos de captação, e o consequente aumento da resolução da imagem, que favorece o aparecimento dessas perturbações. Ela é amplamente estudada nos campos de tratamento de imagens, visão computacional e manutenção preditiva de subestações elétricas, motores, pneus, instalações prediais, tubos e conexões, focando em reduzir os ruídos sem que se remova os detalhes da imagem original. Várias abordagens foram propostas para filtragem de ruídos, uma delas é o método não-local, chamado de Non-Local Means (NLM), que não só utiliza as informações locais, mas a imagem inteira, destaca-se como o estado da arte, porém, há um problema neste método, que é a sua alta complexidade computacional, que o torna praticamente inviável de ser utilizado em aplicações em tempo real, até mesmo para imagens pequenas

Os dispositivos lógicos programáveis pertencentes à família APEX 20K, são configurados no momento da inicialização do sistema com dados armazenados em dispositivos especificamente desenvolvidos para esse fim. Esta família de FPGAs possui uma interface otimizada, permitindo também que microprocessadores os configure de maneira serial ou paralela, síncrona ou assíncronamente. Depois de configurados, estes FPGAs podem ser reconfigurados em tempo real com novos dados de configuração. A reconfiguração em tempo real conduz a inovadoras aplicações de computação reconfigurável. Os dispositivos de configuração disponíveis comercialmente, limitam-se a configurar os FPGAs apenas no momento da inicialização do sistema e sempre com o mesmo arquivo de configuração. Este trabalho apresenta a implementação de um controlador de configuração capaz de gerenciar a configuração e reconfiguração de múltiplos FPGAs, a partir de vários arquivos distintos de configuração. Todo o projeto é desenvolvido, testado e validado através da ferramenta EDA Quartus™ II, que propicia um ambiente de desenvolvimento integrado de projeto, compilação e síntese lógica, simulação e análise de tempo. / The APEX 20K programmable logic devices family, are configured at system power-up with data stored in a specific serial configuration device. This family of FPGAs contain an optimized interface that permits microprocessors to configure APEX 20K devices serially or in parallel, and synchronously or asynchronously. After configured, it can be reconfigured in-circuit by resetting the device and loading new data. Real-time changes lead to innovative reconfigurable computing applications. The commercial available configuration devices limit to configure the APEX 20K devices only on the system power-up and always with the same configuration data file. This work shows a configuration controller implementation that can manage the configuration and reconfiguration of several FPGAs from multiple configuration files. The entire project is developed, tested and validated through the EDA tool Quartus™ II, that provide a integrated package with HDL and schematic design entry, compilation and logic synthesis, full simulation and worst-case timing analysis.

A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware reconfigurável, mas agora como uma ferramenta de compilação. Ela tem como objetivo a execução de algoritmos por meio do modelo de arquitetura a fluxo de dados associado ao conceito de dispositivos parcialmente reconfiguráveis. Sua característica principal é acelerar o tempo de execução de programas escritos em Linguagem de Programação de Alto Nível (LPAN), do inglês, High Level Languages, em particular nas partes mais intensas de processamento. Isso é feito por meio da implementação dessas partes de código diretamente em hardware reconfigurável - utilizando a tecnologia Field-programmable Gate Array (FPGA) - aproveitando ao máximo o paralelismo considerado natural do modelo a fluxo de dados e as características do hardware parcialmente reconfigurável. Neste trabalho, o objetivo é a prova de conceito do processo de partição e do protocolo de comunicação entre as partições definidas a partir de um Grafo de Fluxo de Dados (GFD), para a execução direta em hardware reconfigurável utilizando Reconfiguração Parcial Dinâmica (RPD). Foi necessário elaborar um mecanismo de partição e protocolo de comunicação entre essas partições, uma vez que a RPD insere características tecnológicas limitantes não encontradas em hardwares reconfiguráveis mais tradicionais. O mecanismo criado se mostrou parcialmente adequado à prova de conceito, significando a possibilidade de se executar GFDs na plataforma parcialmente reconfigurável. Todavia, os tempos de reconfiguração inviabilizaram a proposta inicial de se utilizar RPD para diminuir o tempo de tag matching dos GFDs dinâmicos / The ChipCflow tool has been developed over the last four years, initially from an architectural design the flow of Dynamic Data in reconfigurable hardware, but now as a compilation tool. It aims to run algorithms using the model of the data flow architecture associated with the concept of partially reconfigurable devices. Its main feature is to accelerate the execution time of programs written in High Level Languages, particularly in the most intense processing. This is done by implementing those parts of code directly in reconfigurable hardware - using FPGA technology - leveraging the natural parallelism of the data flow model and characteristics of the partially reconfigurable hardware. In this work, the main goal is the proof of concept of the partition process and protocol communication between the partitions defined from Data Flow Graph for direct execution in reconfigurable hardware using Active Partial Reconfiguration. This required a mechanism to partition and a protocol for communication between these partitions, since the Active Partial Reconfiguration inserts technological features limiting not found in traditional reconfigurable hardware. The mechanism developed is show to be partially adequate to the proof of concept, meaning the ability to run Data Flow Graphs in a platform that is partially reconfigurable. However, the reconfiguration time inserts a great overhead into the execution time, which made the proposal of the use of Active Partial Reconfiguration to decrease the time matching Data Flow Graph unfeasible

Alguns tipos de FPGA (Field Programmable Gate Array) possuem a capacidade de serem reconfigurados parcialmente em tempo de execução formando um Sistema Parcialmente Reconfigurável (SPR), cuja utilização traz diversas vantagens dentre as quais a redução de custos. A maior utilização de SPRs enfrenta, como um dos fatores limitantes, a dificuldade de acesso e de utilização de ferramentas de desenvolvimento apropriadas. Este trabalho aborda os SPRs, suas aplicações e uma análise das ferramentas de desenvolvimento existentes. posteriormente dedica-se ao aperfeiçoamento de uma dessas ferramentas, o PARBIT, com o desenvolvimento de uma interface gráfica de usuário (GUI, -- Graphical User Interface) e a atualização de sua metodologia de desenvolvimento. As metodologias de projeto suportadas pelo fabricante do FPGA também são apresentadas. As metodologias são validadas através do projeto de um SPR. / Some types of FPGA (Field Programmable Gate Array) can be partially reconfigured during run-time forming a Partial Reconfigurable System (PRS). The use of PRSs brings several advantages like cost reduction. A larger use of PRSs faces a limiting factor: the difficult to access and use appropriate development tools. This work shows the PRSs, its applications and an analysis of the existing development tools. Later, it dedicates to the improvement of one of these tools, the PARBIT, developing a graphical user interface (GUI) and updating its project methodology. The project methodologies supported by the manufacturer of the FPGA are also presented. The methodologies are validated through the design of a PRS.

Sofisticadas técnicas para estimação de modelos baseadas em simulação, os filtros de partículas ou métodos de Monte Carlo Seqüenciais, foram empregadas recentemente para solucionar diversos problemas difícieis no campo da robótica móvel. No entanto, o sucesso dos fitros de partículas limitou-se à computação de parâmetros em espaços de baixa dimensionalidade. Os atuais esforços de pesquisa em robótica móvel têm comecado a explorar certas propriedades estruturais de seus domnios de aplicação que envolvem a utilização de filtros de partculas em espacos de maior dimensão, aumentando consideravelmente a complexidade da simulação envolvida. Simulações estatsticas dessa natureza requerem uma grande quantidade de numeros pseudo-aleatorios que possam ser gerados eficientemente e atendam a certos criterios de qualidade. O processo de geração de numeros pseudo-aleatorios torna-se o ponto crtico de tais aplicações em termos de desempenho. Neste contexto, a computação reconguravel insere-se como uma tecnologia capaz de satisfazer a demanda por alto desempenho das grandes simulações estatsticas pois sistemas baseados em arquiteturas reconguraveis possuem o potencial de mapear computação em hardware visando aumento de eficiência sem comprometer seriamente sua exibilidade. Tecnologias reconguraveis também possui o atrativo de um baixo consumo de energia, uma caracterstica essencial para os futuros robôs moveis embarcados. Esta dissertação apresenta a implementação um sistema embarcado baseado em FPGA e projetado para solucionar o problema de localização de robôs por meio de tecnicas probabilsticas. A parte fundamental de todo este sistema e um veloz gerador de numeros aleatorios mapeado ao hardware reconguravel que foi capaz de atender rígidos criterios estatsticos de qualidade / Sophisticated techniques for estimation of models based on simulation, particle filters or Sequential Monte Carlo Methods, were recently used to solve many difficult problems in the field of mobile robotics. However, the success of particle filters was limited to the computation of parameters in low dimensionality spaces. The current research efforts in mobile robotics have begun to explore some structural properties of their application\'s domain involving the use of particle filters in spaces of a higher dimension, greatly increasing the complexity of the involved simulation. Statistical simulations of this nature require a lot of pseudorandom numbers that can be generated efficiently and meet certain quality criteria. The process of generating pseudorandom number becomes the critical point of such applications in terms of performance. In this context, reconfigurable computing is a technology capable of meeting the demand for high performance of large statistical simulations because systems based on reconfigurable architectures have the potential to map computation to hardware aiming to increase eficiency without a serious drawback in exibility. Reconfigurable technologies are also attractive because of their low energy consume, a essential feature for the future mobile robots. This dissertation presents an implementation of a FPGA based embedded system designed to solve the robot localization problem by the means of probabilistic technics. The fundamental part from the whole system is a fast random number generator mapped to reconfigurable hardware wich atends a rigid quality criteria

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / The computing has over the years directing a radical change in the professional prole and personal of their users. In recent years can be seen, a growing increase of computing use as an auxiliary tool to solve problems. Problems that are increasingly common in dierent areas of knowledge. When the requirements of an application exceeds the capacity of the used solutions, new ways of solutions are developed to satisfy the demands of complexity. The reconfigurable computing has emerged as a computational solution model that integrate the xed hardware performance together with the software exibility, uniting the best of both paradigms. The reconfigurable computing is a eld relatively new and promising, where the main concepts and components that were present since its theoretical basis, still stands as the basis for the evolution of knowledge inside the area. Some of these concepts are older than other and those newer ones that arise due to the need for better understanding of the study eld. Currently has been noticed in the published articles that some concepts involving reconfigurable computing eld are being applied wrongly, on in other occasions, without exploit all their features. This lack of clarity in the use of concepts, aect the development of the study eld and contribute to the impoverishment of the area, aecting especially students and researchers in early stages of learning, that seeking through those articles a theoretical consistency. Indeed, a conceptual discussion within of any study eld, always has a significant importance for the any area. The conceptual framework proposed in this paper, aims to identify and present the conceptual denitions involving the recongurable computing eld, as well as their conceptual relationships. Within this framework we propose a organization model of concepts for recongurable computing, a concept map and all of the information is validated among a opinion consensus of several recongurable computing specialists. Moreover, this framework is intended to serve as a helper tool to the learning of recongurable computing, aiding in some methodological requirements as well as the increase of theoretical knowledge. / A computação vem ao longo dos anos direcionando uma mudança radical no perfil profissional e pessoal de seus usuários. Nos últimos anos pode ser observado um crescente aumento de sua utilização como ferramenta auxiliar para resolver problemas. Problemas que são cada vez mais frequentes, nas diferentes áreas do conhecimento. Quando os requisitos de uma aplicação excedem a capacidade das soluções utilizadas, novos modelos de soluções são desenvolvidos para atender a demanda de complexidade. A computação reconfigurável surgiu como um modelo de solução computacional que íntegra o desempenho do hardware fixo com a flexibilidade do software, unindo o melhor dos dois paradigmas. A computação reconfigurável uma área relativamente nova e promissora, onde os principais conceitos e componentes que estiveram presentes desde a sua fundamentação teórica, ainda se mantém como base para a evolução do conhecimento na área. Alguns destes conceitos são mais antigos e outros mais recentes, que surgem em razão da necessidade de uma melhor compreensão do campo de estudo. Atualmente tem-se observado que alguns conceitos que envolvem a computação reconfigurável vem sendo aplicados de forma errônea, em outras ocasiões, não explorando todas suas características. Essa falta de clareza na utilização dos conceitos prejudica a evolução do campo de estudo, contribuindo para o empobrecimento da área, principalmente para os alunos e pesquisadores em fase inicial de aprendizado, que buscam através desses trabalhos a consistência teórica. De fato uma discussão conceitual dentro de qualquer campo de estudo, sempre apresenta importância significativa para a área de estudo. dessa forma o arcabouço conceitual proposto neste trabalho, objetiva identificar e apresentar as definições conceituais que envolvem o campo da computação reconfigurável, bem como suas relações. Dentro deste arcabouço é proposto um modelo organizacional dos conceitos para a computação reconfigurável, um mapa conceitual, onde todas as informações são validadas através de consenso de opinião de diversos especialistas da área. Ademais, esse arcabouço tem por finalidade servir de ferramenta auxiliar para o aprendizado da computação reconfigurável, auxiliando em algumas definições metodologicas de pesquisa bem como o acréscimo de conhecimento teórico. / Mestre em Ciência da Computação