Downscaling of the contact length Lc of a side-contacted carbon nanotube field-effect transistor (CNTFET) is challenging because of the rapidly increasing contact resistance as Lc falls below 20–50 nm. If in agreement with existing experimental results, theoretical work might answer the question, which metals yield the lowest CNT–metal contact resistance and what physical mechanisms govern the geometry dependence of the contact resistance. However, at the scale of 10 nm, parameter-free models of electron transport become computationally prohibitively expensive. In our work we used a dedicated combination of the Green function formalism and density functional theory to perform an overall ab initio simulation of extended CNT–metal contacts of an arbitrary length (including infinite), a previously not achievable level of simulations. We provide a systematic and comprehensive discussion of metal–CNT contact properties as a function of the metal type and the contact length. We have found and been able to explain very uncommon relations between chemical, physical and electrical properties observed in CNT–metal contacts. The calculated electrical characteristics are in reasonable quantitative agreement and exhibit similar trends as the latest experimental data in terms of: (i) contact resistance for Lc = ∞, (ii) scaling of contact resistance Rc(Lc); (iii) metal-defined polarity of a CNTFET. Our results can guide technology development and contact material selection for downscaling the length of side-contacts below 10 nm.

This diploma thesis is focused on the study of electric and dielectric properties of transistors based on ionic liquids. The measurements were performed on organic electrochemical transistors with a semiconducting channel made of PEDOT:PSS, which were firstly prepared on ITO substrates, later they were printed using 3D print. Ionic liquid NO4 (1-butyl-3-methylimidazolium hydrogensulfate) was used for measuring of the properties. Electrical properties were determined by measuring volt-ampere characteristics, dielectric properties were measured by impedance spectroscopy.

Discovery of ferroelectric (FE) behavior in HfO 2 removed the compatibility roadblocks between the state-of-the-art CMOS and FE memories. Even though FE FETs (FeFETs) are scaled into 22 nm nodes and beyond, the limits of the technology as well as the physical mechanisms and reliability are still under research. In this paper we successfully developed a multiscale modeling platform to understand the interplay between the FE switching and charge trapping. Starting from the nucleation theory and rigorous charge transport modeling we present for the first time a self-consistent modeling framework we used for investigation of reliability and variability in FeFETs.

After the experimental discovery of graphene at the beginning of the 21st century, many other interesting 2D materials have been discovered. However, the electrical and optical properties of these layers are greatly influenced by the composition and quality of the surrounding materials. In order to preserve the exceptional properties of thin films, attention has gradually been drawn to heterostructures from 2D composite materials. This thesis describes the preparation and characterization of heterostructures composed of graphene and hexagonal boron nitride. In addition, a specific focus will be placed on optimizing the production process of heterostructures by the dry thin film transfer process, prepared by micromechanical exfoliation. Characterization and quality of prepared layers are controlled by Raman spectroscopy, while morphology is examined by atomic force microscope (AFM). Furthermore, the electrical properties of the graphene-hBN device are discussed and the charge carrier of the graphene field-effect transistor is measured.

Techniky rychlého slinování jako „Spark Plasma Sintering (SPS)“, „Flash Sintering“ (FS), „Selective Laser Sintering“ (SLS), „Induction Sintering“ (IS) a „Microwave Sintering“ (MS) jsou navrženy tak, aby účinně a předvídatelně kontrolovaly mikrostrukturu během slinovací proces. Spark Plasma Sintering jako jedna z nejmodernějších technik rychlého slinování a byla studována po celá desetiletí. V SPS má tři hlavní rysy: přímý ohřev elektrickým proudem, pulzní stejnosměrný elektrický proud a mechanický tlak. Mechanismy působení faktorů během SPS procesu však nejsou zatím jasně objasněny. Tato práce byla inspirována zvýšeným zájmem o techniky rychlého slinování a snahou o objasnění působení hlavních faktorů. Tato studie je rozdělena do čtyř částí: efekt elektromagnetického pole, efekt pulzního vzoru, tlakový efekt a přímý Joulův ohřev. Výsledky ukázaly, že elektromagnetické pole v SPS může být ignorováno, jak ukázaly simulace, a rovněž během experimentů nebyl nalezen žádný „efekt pole“. Na druhou stranu účinek pulzního vzoru byl významný, prášek TiO2 byl slinován pulzními vzory 12:2 a 10:9 s konstantním příkonem. Po aplikaci pulzního vzoru 10:9 došlo ke zvýšení velikosti zrna o jeden řád a ke zvýšení hustoty o 8%, zatímco množství spotřebované energie zůstalo konstantní. Při zahřátí s různými vzory pulzů se mění účinný výkon a kontaktní odpor indukovaný mechanickým pulsem, což jsou dva hlavní důvody, které vysvětlují měnící se energetickou účinnost. Vliv tlaku byl také významný, výsledky ukázaly, že použití tlaku při 900 ° C přineslo vysokou hustotu a malou velikost zrn, což vedlo k nejvyšší tvrdosti měřenou podle Vickerse. Interakce mezi tlakem a parami, vedoucí k rozdílné rychlosti přenosu páry v prvním slinovacím stupni, je považována za důvod pro rozdíly v mikrostruktuře, jako jsou mikropóry. Načasování mechanického tlaku může také podporovat difúzní mechanismy zhutňování během druhého slinovacího stupně, jako je difúze na hranicích zrn a mřížková difúze. Přímý ohřev, kdy se vede elektrický proud přímo skrz vzorek, vede k nízké měřené teplotě při slinování karbidu boru a jeho kompozitů, avšak teplota uvnitř vzorku je podstatně vyšší. Přidání slitiny titanu a křemíku do B4C významně zvýšilo finální hustotu, což byl hlavní důvod ovlivnění mechanických vlastností. Vzorek B4C + 1.0Ti (1 obj. % Ti slitiny) dosáhl nejvyšší tvrdosti 3628.5 ± 452.6 HV1 (16.2% vyšší než čistý B4C) s lomovou houževnatostí 2.11 ± 0.25 MPa m0.5. Zatímco při dopování křemíkem dosáhl vzorek B4C + 0.5Si (0.5 obj. % křemíku) nejvyšší tvrdosti 3524.6 ± 207.8 HV1 (o 13.0% vyšší než čistý B4C), vzorek B4C + 1.0Si dosáhl nejvyšší lomové houževnatosti 2.97 ± 0.03 MPa m0.5 (o 15.6% vyšší než čistý B4C). Velikost zrn kompozitů dotovaných titanem se oproti čistému karbidu boru byla o něco větší a mikrostruktura více nehomogenní. Naproti tomu se velikost zrn vzorků dotovaných křemíkem příliš nezměnila ve srovnání s velikostí zrn čistého karbidu boru. Sekundární fáze karbid křemíku byla dobře spojena s matricí karbidu boru a vykazovala pozitivní účinek jak na tvrdost, tak na lomovou houževnatost. Tato práce zkoumala vliv různých kontroverzních a nepopsaných aspektů na slinování keramických materiálů metodou Spark Plasma Sintering, což vedlo k lepšímu pochopení této techniky slinování.

Computer vision algorithms typically process real world image data acquired by cameras or video cameras. Such image data suffer from imperfections cause by the acquisition process. This paper focuses on simulation of the acquisition process on simulation of the acquisition process in order to enable rendering of images based on a 3D generated model. Imperfections, such as geometry distorion, chromatic aberration, depth of field effect, motion blur, vignetting and lens flare are considered.

Le développement de la technologie CMOS a déclenché une révolution dans la production IC. Chaque nouvelle génération technologique, par la mise à l’échelle des dimensions, a entraîné une accélération de son fonctionnement et une réduction de sa consommation. Cependant, la miniaturisation sera contrainte par les limites physiques fondamentales régissant la commutation des dispositifs CMOS dès lors que la technologie atteint des dimensions inférieures à 10 nm. Les chercheurs veulent trouver d'autres moyens de dépasser ces limites physiques. La spintronique est l’un des concepts les plus prometteurs pour de nouvelles applications de circuits intégrés sans courant de charge. La STT-MRAM est l’une des technologies de mémoires fondée sur la spintronique qui entre avec succès en phase de production de masse. Les opérateurs logiques à base de spin, associés aux métiers, doivent être maintenant étudiés. Notre recherche porte sur le domaine des transistors à effet de champ de spin (spin-FET), l'un des dispositifs logiques fondamentaux à base de spin. Le mécanisme principal pour réaliser un spin-FET consiste à contrôler le spin des électrons, ce qui permet d'atteindre l'objectif de réduction de puissance. De plus, en tant que dispositifs à spin, les spin-FET peuvent facilement être combinés à des éléments de stockage magnétique, tels que la jonction tunnel magnétique (MTJ), pour développer une architecture à «logique non volatile» offrant des performances de hautes vitesses et de faible consommation. La thèse présentée ici consiste à développer un modèle compact de spin-FET et à explorer les possibilités de son application pour la conception logique et la simulation logique non volatile. Tout d'abord, nous avons proposé un modèle à géométrie non locale pour spin-FET afin de décrire les comportements des électrons, tels que l'injection et la détection de spin, le décalage de phase d'angle de spin induit par l'interaction spin-orbite. Nous avons programmé un modèle spin-FET non local à l'aide du langage Verilog-A et l'avons validé en comparant la simulation aux résultats expérimentaux. Afin de développer un modèle électrique pour la conception et la simulation de circuits, nous avons proposé un modèle de géométrie local pour spin-FET basé sur le modèle non-local spin-FET. Le modèle de spin-FET local étudié peut être utilisé pour la conception logique et la simulation transitoire à l'aide d'outil de conception de circuit. Deuxièmement, nous avons proposé un modèle spin-FET à plusieurs grilles en améliorant le modèle susmentionné. Afin d'améliorer les performances du spin-FET, nous avons mis en cascade le canal en utilisant une structure d'injection / détection de spin partagée. En concevant différentes longueurs de canal, le spin-FET à plusieurs grilles peut agir comme différentes portes logiques. Les performances de ces portes logiques sont analysées par rapport à la logique CMOS conventionnelle. En utilisant les portes logiques multi-grille à spin-FET, nous avons conçu et simulé un certain nombre de blocs logiques booléens. La fonctionnalité des blocs logiques est démontrée par le résultat de simulations transitoires à l'aide du modèle spin-FET à plusieurs grilles. Enfin, en combinant le modèle spin-FET et le modèle multi-grille spin-FET avec le modèle d'élément de stockage MTJ, les portes à «logique non volatile» sont proposées. Comme le seul signal de pur spin peut atteindre le côté détection du spin-FET, la MTJ reçoit un courant de pur spin pour le transfert de spin. Dans ce cas, la commutation de la MTJ peut être plus efficace par rapport à la structure conventionnelle MTJ / CMOS. La comparaison des performances entre la structure hybride MTJ / spin-FET et la structure hybride MTJ / CMOS est démontrée par un calcul de retard et de courant critique qui est dérivé de l'équation de Landau-Lifshitz-Gilbert (LLG). La simulation transitoire valide le fonctionnement de la logique non volatile basée sur MTJ / spin-FET. / The development of Complementary Metal Oxide Semiconductor (CMOS) technology drives the revolution of the integrate circuits (IC) production. Each new CMOS technology generation is aimed at the fast and low-power operation which mostly benefits from the scaling with its dimensions. However, the scaling will be influenced by some fundamental physical limits of device switching since the CMOS technology steps into sub-10 nm generation. Researchers want to find other ways for addressing the physical limitation problem. Spintronics is one of the most promising fields for the concept of non-charge-based new IC applications. The spin-transfer torque magnetic random access memory (STT-MRAM) is one of the successful spintronics-based memory devices which is coming into the volume production stage. The related spin-based logic devices still need to be investigated. Our research is on the field of the spin field effect transistors (spin-FET), one of the fundamental spin-based logic devices. The main mechanism for realizing a spin-FET is controlling the spin of the electrons which can achieve the objective of power reduction. Moreover, as spin-based devices, the spin-FET can easily combine with spin-based storage elements such as magnetic tunnel junction (MTJ) to construct the “non-volatile logic” architecture with high-speed and low-power performance. Our focus in this thesis is to develop the compact model for spin-FET and to explore its application on logic design and non-volatile logic simulation. Firstly, we proposed the non-local geometry model for spin-FET to describe the behaviors of the electrons such as spin injection and detection, the spin angle phase shift induced by spin-orbit interaction. We programmed the non-local spin-FET model using Verilog-A language and validated it by comparing the simulation with the experimental result. In order to develop an electrical model for circuit design and simulation, we proposed the local geometry model for spin-FET based on the non-local spin-FET model. The investigated local spin-FET model can be used for logic design and transient simulation on the circuit design tool. Secondly, we proposed the multi-gate spin-FET model by improving the aforementioned model. In order to enhance the performance of the spin-FET, we cascaded the channel using a shared spin injection/detection structure. By designing different channel length, the multi-gate spin-FET can act as different logic gates. The performance of these logic gates is analyzed comparing with the conventional CMOS logic. Using the multi-gate spin-FET-based logic gates, we designed and simulated a number of the Boolean logic block. The logic block is demonstrated by the transient simulation result using the multi-gate spin-FET model. Finally, combing the spin-FET model and multi-gate spin-FET model with the storage element MTJ model, the “non-volatile logic” gates are proposed. Since the only pure spin signal can reach to the detection side of the spin-FET, the MTJ receives pure spin current for the spin transfer. In this case, the switching of the MTJ can be more effective compared with the conventional MTJ/CMOS structure. The performance comparison between hybrid MTJ/spin-FET structure and hybrid MTJ/CMOS structure are demonstrated by delay and critical current calculation which are derived from Landau-Lifshitz-Gilbert (LLG) equation. The transient simulation verifies the function of the MTJ/spin-FET based non-volatile logic.

The low dimensions of the state-of-the-art nanoscale transistors exhibit increasing quantum mechanical effects, which are no longer negligible. Gate tunneling current is one of such effects, that is responsible for high power consumption and high working temperature in microprocessors. This in turn put limits on further down scaling of devices. Therefore modeling and calculation of tunneling current is of a great interest. This work provides a review of existing models for the calculation of the gate tunneling current in MOSFETs. The quantum mechanical effects are studied with a model, based on a self-consistent solution of the Schrödinger and Poisson equations within the effective mass approximation. The calculation of the tunneling current is focused on models based on the calculation of carrier’s lifetime on quasi-bound states (QBSs). A new method for the determination of carrier’s lifetime is suggested and then the tunneling current is calculated for different samples and compared to measurements. The model is also applied to the extraction of the “tunneling effective mass” of electrons in ultrathin oxynitride gate dielectrics. Ultrathin gate dielectrics (tox<2 nm) consist of only few atomic layers. Therefore, atomic scale deformations at interfaces and within the dielectric could have great influences on the performance of the dielectric layer and consequently on the tunneling current. On the other hand the specific material parameters would be changed due to atomic level deformations at interfaces. A combination of DFT and NEGF formalisms has been applied to the tunneling problem in the second part of this work. Such atomic level ab initio models take atomic level distortions automatically into account. An atomic scale model interface for the Si/SiO2 interface has been constructed and the tunneling currents through Si/SiO2/Si stack structures are calculated. The influence of single and double oxygen vacancies on the tunneling current is investigated. Atomic level distortions caused by a tensile or compression strains on SiO2 layer as well as their influence on the tunneling current are also investigated. / Die vorliegende Arbeit beschäftigt sich mit der Berechnung von Tunnelströmen in MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors). Zu diesem Zweck wurde ein quantenmechanisches Modell, das auf der selbstkonsistenten Lösung der Schrödinger- und Poisson-Gleichungen basiert, entwickelt. Die Gleichungen sind im Rahmen der EMA gelöst worden. Die Lösung der Schrödinger-Gleichung unter offenen Randbedingungen führt zur Berechnung von Ladungsverteilung und Lebensdauer der Ladungsträger in den QBSs. Der Tunnelstrom wurde dann aus diesen Informationen ermittelt. Der Tunnelstrom wurde in verschiedenen Proben mit unterschiedlichen Oxynitrid Gatedielektrika berechnet und mit gemessenen Daten verglichen. Der Vergleich zeigte, dass die effektive Masse sich sowohl mit der Schichtdicke als auch mit dem Stickstoffgehalt ändert. Im zweiten Teil der vorliegenden Arbeit wurde ein atomistisches Modell zur Berechnung des Tunnelstroms verwendet, welche auf der DFT und NEGF basiert. Zuerst wurde ein atomistisches Modell für ein Si/SiO2-Schichtsystem konstruiert. Dann wurde der Tunnelstrom für verschiedene Si/SiO2/Si-Schichtsysteme berechnet. Das Modell ermöglicht die Untersuchung atom-skaliger Verzerrungen und ihren Einfluss auf den Tunnelstrom. Außerdem wurde der Einfluss einer einzelnen und zwei unterschiedlich positionierter neutraler Sauerstoffleerstellen auf den Tunnelstrom berechnet. Zug- und Druckspannungen auf SiO2 führen zur Deformationen in den chemischen Bindungen und ändern den Tunnelstrom. Auch solche Einflüsse sind anhand des atomistischen Modells berechnet worden.

Topic of the thesis is the production of unipolar digital circuits by means of mass-printing technologies. For this purpose accumulation-mode and depletion-mode field-effect transistors have been used. To realize depletion-mode field-effect transistors charges are injected and stored in the gate-dielectric. Consequently, the charge transport on the semiconductor-dielectric interface is influenced and the threshold voltage can be controlled. To inject charges into the dielectric different technologies have been used and will be discussed in terms of their process parameters. Finally, fully-printed digital circuits with enhanced performance are introduced. / Gegenstand der vorliegenden Arbeit ist die drucktechnische Herstellung von unipolaren digitalen Schaltungen durch eine Kombination von organischen Feldeekttransistoren vom Anreicherungs- und Verarmungstyp. Zur Realisierung von Transistoren vom Verarmungstyp werden Überschussladung in den Gate- Isolator eingebracht und gespeichert, wodurch der Ladungstransport im Transistorkanal insbesondere die Schwellspannung beeinflusst wird. Es werden verschiedene Aufladungstechnologien und deren Prozessparameter diskutiert. Abschließend werden vollständig mit Massendruckverfahren prozessierte, digitale Schaltungen mit verbesserter Signalübertragungscharakteristik vorgestellt.

This thesis investigates the fabrication and integration of nanoscale field-effect transistors based on individual semiconducting carbon nanotubes. Such devices hold great potential for integrated circuits with large integration densities that can be manufactured on glass or flexible plastic substrates. A process to fabricate arrays of individually addressable carbon-nanotube transistors has been developed, and the electrical characteristics of a large number of transistors has been measured and analyzed. A low-temperature-processed gate dielectric with a thickness of about 6 nm has been developed that allows the transistors and circuits to operate with voltages of about 1.5 V. The transistors show excellent electrical properties, including a large transconductance (up to 10 µS), a large On/Off ratio (>10^4), a steep subthreshold swing (65 mV/decade), and negligible leakage currents (~10^-13 A). For the realization of unipolar logic circuits, monolithically integrated load resistors based on high-resistance metallic carbon nanotubes or vacuum-evaporated carbon films have been developed and analyzed by four-probe and transmission line measurements. A variety of combinational logic circuits, such as inverters, NAND gates and NOR gates, as well as a sequential logic circuit based on carbon-nanotube transistors and monolithically integrated resistors have been fabricated on glass substrates and their static and dynamic characteristics have been measured. Optimized inverters operate with frequencies as high as 2 MHz and switching delay time constants as short as 12 ns. / Thema dieser Arbeit ist die Herstellung und Integration von Feldeffekt-Transistoren auf der Grundlage einzelner halbleitender Kohlenstoffnanoröhren. Solche Bauelemente sind zum Beispiel für die Realisierung integrierter Schaltungen mit hoher Integrationsdichte auf Glassubstraten oder auf flexiblen Kunststofffolien von Interesse. Zunächst wurde ein Herstellungsverfahren für die Anfertigung einer großen Anzahl solcher Transistoren auf Glas- oder Kunststoffsubstraten entwickelt, und deren elektrische Eigenschaften wurden gemessen und ausgewertet. Das Gate-Dielektrikum dieser Transistoren hat eine Schichtdicke von etwa 6 nm, so das die Versorgungsspannungen bei etwa 1.5 V liegen. Die Transistoren haben sehr gute elektrische Parameter, z.B. einen großen Durchgangsleitwert (bis zu 10 µS), ein großes Modulationsverhältnis (>10^4), einen steilen Unterschwellanstieg (65 mV/Dekade) und vernachlässigbar kleine Leckströme (~10^-13 A). Für die Realisierung unipolarer Logikschaltungen wurden monolithisch integrierte Lastwiderstände auf der Grundlage metallischer Kohlenstoffnanoröhren mit großem Widerstand oder mittels Vakuumabscheidung erzeugter Kohlenstoffschichten entwickelt und u. a. mittels Vierpunkt- und Transferlängen-Messungen analysiert. Eine Reihe kombinatorischer Schaltungen, z.B. Inverter, NAND-Gatter und NOR-Gatter, sowie eine sequentielle Logikschaltung wurden auf Glassubstraten hergestellt, und deren statische und dynamische Parameter wurden gemessen. Optimierte Inverter arbeiten bei Frequenzen von bis zu 2 MHz und haben Signalverzögerungen von lediglich 12 ns.