Le carbure de silicium (SiC) est un semi-conducteur à large bande d’énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L’objectif est de réaliser un bras d’onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l’intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d’optimiser la structure de composants et d’améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d’obtenir une faible résistance de contact comparable à l’état de l’art mondial, d’avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L’ensemble de ces améliorations technologiques nous a permis d’obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents. / Silicon carbide (SiC) a semiconductor is as wide band gap, notable for its physical properties located between silicon and diamond. The inherent properties of silicon carbide (SiC) high thermal conductivity, and high breakdown voltage make it a very promising material for high power, high temperature and high-frequency device applications. The thesis focused on the removal of technological barriers to achieve lateral components JFET (Junction Field Effect Transistor) and monolithically integrated in SiC-4H substrates. The objective is to realize an arm of inverter integrated there SIC with two floors command and power. Initially, we started this thesis by a characterization of two lots of components JFET with channels N and P realized during two previous ANR this thesis. In this study, we extracted several positive points, such, the breakdown voltage of the JFET power and monolithic integration of low voltage JFET. But we have also highlighted the need to optimize the structure of components and improve some technological steps, mainly the definition channels by ion implantation, the ohmic contact and deep etching. Extensive to achieve ohmic contact on SiC P type and methods for performing deep etching in SiC studies have been developed. These studies have resulted in a low resistance comparable to the state of the art world contact, having sizes in higher current and therefore a better modulation. For etching, a hard mask to silicon and nickel (NiSi) has enabled us to develop a novel method that allows deep etching of SiC JFETs achieve integrated structures. All these technological improvements allowed us to get new batches of P and N JFET integrated on the same chip components with better performance compared to previous achievements, especially with conduction channels 10 to 100 times important. We also got a modulation current Ids as a function of the voltage Vgs on a large number of JFET significantly increasing the performance compared to previous batches.

Cette thèse porte sur l’étude du transport de charge et de spin dans les nanostructures 0D, 2D et les hétérostructures 2D-0D de Van der Waals (h-VdW). Les nanocristaux pérovskite de La0.67Sr0.33MnO3 ont révélé des magnétorésistances (MR) exceptionnelles à basse température résultant de l’aimantation de leur coquille indépendamment du coeur ferromagnétique. Les transistors à effet de champ à base de MoSe2 ont permis d’élucider les mécanismes d’injection de charge à l’interface metal/semiconducteur 2D. Une méthode de fabrication des h-VdW adaptés à l’électronique à un électron est rapportée et basée sur la croissance d’amas d’Al auto-organisés à la surface du graphene et du MoS2. La transparence des matériaux 2D au champ électrique permet de moduler efficacement l’état électrique des amas par la tension de grille arrière donnant lieu aux fonctionnalités de logique à un électron. Les dispositifs à base de graphene présentent des MR attribuées aux effets magnéto-Coulomb anisotropiques. / This thesis investigates the charge and spin transport processes in 0D, 2D nanostructures and 2D-0D Van der Waals heterostructures (VdWh). The La0.67Sr0.33MnO3 perovskite nanocrystals reveal exceptional magnetoresistances (MR) at low temperature driven by their paramagnetic shell magnetization independently of their ferromagnetic core. A detailed study of MoSe2 field effect transistors enables to elucidate a complete map of the charge injection mechanisms at the metal/MoSe2 interface. An alternative approach is reported for fabricating 2D-0D VdWh suitable for single electron electronics involving the growth of self-assembled Al nanoclusters over the graphene and MoS2 surfaces. The transparency the 2D materials to the vertical electric field enables efficient modulation of the electric state of the supported Al clusters resulting to single electron logic functionalities. The devices consisting of graphene exhibit MR attributed to the magneto-Coulomb effect.

Cette étude porte sur l’intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d’économies d’énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d’intégration. Cette thèse se propose d’employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l’oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. / This study deals with the hybrid integration of Single Electron Transistors (SET) on a CMOS technology node. SET devices present high potentiels, particularly in terms of energy efficiency, but can't completely replace CMOS in electrical circuits. However, SETs and CMOS devices combination can solve this issue, opening the way toward very low operating power circuits, and high integration density. This thesis proposes itself to use for Back-End-Of-Line (BEOL) SETs realization, meaning in the oxide encapsulating CMOS, the nanodamascene fabrication process devised by C. Dubuc.

En la presente tesis se muestra una nueva metodología de extracción "inteligente" de modelos circuitales lineales y no lineales para dispositivos MESFET y HEMT, además de efectuar numerosas aportaciones en el campo de las medidas radioeléctricas de dichos dispositivos mediante diseño del hardware y del software necesario para la automatización de las mismas. Por otro lado se presenta un novedoso modelo de Gran Señal para dispositivos HEMT de potencia que da cuenta del fenómeno de la compresión de la transconductancia y es fácilmente implementable en simuladores no lineales comerciales del tipo de MDS, LIBRA, HARMONICA, etc. Además se ha aumentado el rango de validez frecuencial de los modelos de pequeña señal mediante la obtención de las expresiones "exactas" de los modelos usuales de pequeña señal Vendelin-Dambrine, Vickes, Berroth & Bosch, etc. Otra novedad aportada por este trabajo de tesis ha sido aplicar estos modelos lineales a los transistores HEMT, evitando la obtención valores carentes de significado físico como ocurría hasta ahora. Como validación del modelo no lineal de HEMT se han llevado a cabo numerosas simulaciones del mismo en MDS que han sido comparadas con las medidas experimentales realizadas en nuestro laboratorio (Scattering, DC, Pulsadas y Pin/Pout) poniendo de manifiesto la exactitud del modelo. Para validar los modelos de pequeña señal se han efectuado simulaciones con el simulador lineal MMICAD utilizando transistores de diferentes tamaños procedentes de distintas foundries con objeto de visualizar el comportamiento del dispositivo independientemente del origen del mismo. / In this thesis a new methodology for the "intelligent" parameter extraction of linear and non-linear model for GaAs MESFET and HEMT devices is shown, besides numerous contributions in the field of Scattering and DC measurements of this kind of devices by means of hardware design and necessary software for the automation of the same have been done. On the other hand a novel Great Signal model for HEMT devices is presented. This model is capable to model the transconductance compression phenomenon and it is easily to built in commercial non-linear simulators like MDS, LIBRA, Microwave HARMONICA, etc. This work has also increased the frequency range for the usual small-signal models by means of calculate "exact" expressions of them. Another novelty contribution of this thesis is to apply for first time these linear models to HEMT transistors, avoiding the lacking of physical meaning values like it occurred up to now. To make possible the validation of non-linear HEMT model, simulations with MDS software and comparisons with experimental measurements made in our laboratory (Scattering, DC, Pulsed and Pin/ Pout) have been carried out and there was very good agreement between measured and simulated data. To validate small-signal models referred before, simulations with MMICAD software and comparisons between simulated and experimental scattering measurements using transistors of different sizes from several foundries and technological processes have been made.

In dieser Arbeit wurden unterschiedliche Moleküle aus der Klasse der Phthalocyanine (Pc) und Pentacen-Materialien als aktive Schichten in organischen Feldeffekttransistoren (OFETs) mittels organischer Molekularstrahldeposition (OMBD) unter Hochvakuumbedingungen aufgedampft. Die elektrische Charakterisierung von Top-Kontakt (TC) und Bottom-Kontakt (BC) OFET-Konfigurationen, die Auskunft über die Ladungsträgermobilität, die Schwellspannung und das Ein/Aus-Verhältnis gibt, wurde sowohl unter Hochvakuum- als auch unter Umgebungsbedingungen an Luft durchgeführt. Für beide OFET-Konfigurationen wurde Gold für die Source- und Drain-Elektroden genutzt. Aussagen über die Morphologie der untersuchten organischen Schichten, die auf Siliziumsubstraten mit einem 100 nm dicken Siliziumdioxyd (SiO2) Gate-Dielektrikum abgeschieden wurden, wurden mittels Rasterelektronenmikroskopie (SEM) und Rasterkraftmikroskopie (AFM) erhalten. Im Vergleich mit den TC OFETs wurde im Bereich des aktiven Kanals in den BC OFETs die Bildung einer höheren Anzahl von Körnern und Korngrenzen gefunden, welche zur Degradation dieser Bauelemente speziell bei Atmosphärenexposition beiträgt. Es wurden die nachfolgenden fünf Moleküle aus der Klasse der Pc untersucht: Kupferphthalocyanin (CuPc), Fluoriertes Kupferphthalocyanin (F16CuPc), Kobaltphthalocyanin (CoPc), Titanylphthalocyanin (TiOPc), und Lutetium-bis-Phthalocyanin (LuPc2). Diese Moleküle wurden mit dem Ziel ausgewählt, die Performance der OFETs unter vergleichbaren Präparationsbedingungen zu testen, wenn das zentrale Metallatom, die Halbleitereigenschaften oder die molekulare Geometrie geändert werden. Durch die Fluorierung (F16CuPc) wurde eine Änderung im Leitungsverhalten von CuPc von p-Typ zum n-Typ erreicht und in der elektrischen Charakteristik der OFETs nachgewiesen. Diese Resultate wurden ebenfalls mittels Kelvin-Sonden-Kraftmikroskopie (KPFM) erhalten. Der Einfluss der Molekülgeometrie auf die Performance der Bauelemente wurde durch die Änderung der Gestalt der Moleküle von planar (CuPc, F16CuPc, CoPc) zu nicht planaren Einfach- (TiOPc) und nicht planaren Doppeldeckermolekülen (LuPc2) untersucht. Eine höhere OFET-Performance wurde erreicht, wenn planare Pc-Materialien für die Bildung der aktiven Schicht verwendet wurden. Das kann teilweise auf die Morphologie der Pc-Schichten zurückgeführt werden. AFM-Aufnahmen zeigen, dass im Vergleich mit nicht planaren Molekülen größere Körner und deshalb eine geringere Anzahl von Korngrenzen gebildet werden, wenn planare Pc-Moleküle verwendet werden. Für den Fall von TC CuPc OFETs wurde gezeigt, dass die Performance der Bauelemente verbessert werden kann, wenn das Gate-Dielektrikum mit einer selbstorganisierten Monoschicht von n-Octadecyltrichlorosilan modifiziert wird oder wenn das Substrat während der Aufdampfung der CuPc-Schicht auf einer höheren Temperatur gehalten wird. Für die Klasse der Pentacen-Materialien wurde ein Vergleich zwischen der Performance von BC OFETs, die die kürzlich synthetisierten fluorierten n-Typ Pentacenquinon-Moleküle nutzen, und denen, die die p-Typ Pentacen-Moleküle nutzen, präsentiert. Das große Erfordernis hochreine Materialien zu verwenden, um eine Degradation der OFETs zu vermeiden, wurde durch Durchführung von Mehrfachmessungen an den OFET-Bauelementen bestätigt. Aus diesen Experimenten lassen sich Informationen bzgl. der Störstellen an der Grenzfläche organische Schicht/SiO2 ableiten. Weiterhin wurde für einige der untersuchten Moleküle die Performance von BC OFETs unter dem Einfluss von unterschiedlichen Gasen gezeigt.

Integrated systems with billions of transistors on a single chip are a now reality. These systems include multi-core microprocessors and are built today using deca-nanometer devices organized into synchronous digital circuits. The movement of data within such systems is regulated by a set of predictable timing signals, called clocks, which must be distributed to a large number of sequential elements. Collectively, these clocks have a significant impact on the frequency of operation and, consequently, on the performance of the systems. The clocks are also responsible for a large fraction of the power consumed by these systems. The objective of this dissertation is to better understand clock distribution in order to identify opportunities and strategies for improvement by analyzing the conditions under which the optimal tradeoff between power and performance can be achieved, by modeling the constraints associated with local and global clocking, by evaluating the impact of noise, and by investigating promising new design strategies for future integrated systems.

The objective of this work is to provide a comprehensive analysis of the small-signal and broadband noise performance of highly scaled silicon-based field-effect transistors (FETs), and develop high-frequency noise models for robust radio frequency (RF) circuit design. An analytical RF noise model is developed and implemented for scaled Si-CMOS devices, using a direct extraction procedure based on the linear two-port noise theory. This research also focuses on investigating the applicability of modern CMOS technologies for extreme environment electronics. A thorough analysis of the DC, small-signal AC, and broadband noise performance of 0.18 um and 130 nm Si-CMOS devices operating at cryogenic temperatures is presented. The room temperature RF noise model is extended to model the high-frequency noise performance of scaled MOSFETs at temperatures down to 77 K and 10 K. Significant performance enhancement at cryogenic temperatures is demonstrated, indicating the suitability of scaled CMOS technologies for low temperature electronics. The hot-carrier reliability of MOSFETs at cryogenic temperatures is investigated and the worst-case gate voltage stress condition is determined. The degradation due to hot-carrier-induced interface-state creation is identified as the dominant degradation mechanism at room temperature down to 77 K. The effect of high-energy proton radiation on the DC, AC, and RF noise performance of 130 nm CMOS devices is studied. The performance degradation is investigated up to an equivalent total dose of 1 Mrad, which represents the worst case condition for many earth-orbiting and planetary missions. The geometric scaling of MOSFETs has been augmented by the introduction of novel FET designs, such as the Si/SiGe MODFETs. A comprehensive characterization and modeling of the small-signal and high-frequency noise performance of highly scaled Si/SiGe n-MODFETs is presented. The effect of gate shot noise is incorporated in the broadband noise model. SiGe MODFETs offer the potential for high-speed and low-voltage operation at high frequencies and hence are attractive devices for future RF and mixed-signal applications. This work advances the state-of-the-art in the understanding and analysis of the RF performance of highly scaled Si-CMOS devices as well as emerging technologies, such as Si/SiGe MODFETs. The key contribution of this dissertation is to provide a robust framework for the systematic characterization, analysis and modeling of the small-signal and RF noise performance of scaled Si-MOSFETs and Si/SiGe MODFETs both for mainstream and extreme-environment applications.

Die vorliegende Arbeit befasst sich mit der Simulation und Modellierung organischer Feldeffekt-Transistoren (OFETs). Mittels numerischer Simulationen wurden detaillierte Untersuchungen zu mehreren Problemstellungen durchgeführt. So wurde der Einfluss einer exponentiellen Verteilung von Trapzuständen, entsprechend dem sogenannten a-Si- oder TFT-Modell, auf die Transistorkennlinien untersucht. Dieses Modell dient der Beschreibung von Dünnschicht-Transistoren mit amorphen Silizium als aktiver Schicht und wird teils auch für organische Transistoren als zutreffend angesehen. Dieser Sachverhalt wird jedoch erstmals in dieser Arbeit detailliert untersucht und simulierte Kennlinien mit gemessenen Kennlinien von OFETs verglichen. Insbesondere aufgrund der Dominanz von Hysterese-Effekten in experimentellen Kennlinien ist jedoch eine endgültige Aussage über die Gültigkeit des a-Si-Modells schwierig. Neben dem a-Si-Modell werden auch noch andere Modelle diskutiert, z.B. Hopping-Transport zwischen exponentiell verteilten lokalisierten Zuständen (Vissenberg, Matters). Diese Modelle liefern, abhängig von den zu wählenden Modellparametern, zum Teil ähnliche Abhängigkeiten. Möglicherweise müssen die zu wählenden Modellparameter selbst separat gemessen werden, um eindeutige Schlussfolgerungen über den zugrundeliegenden Transportmechanismus ziehen zu können. Unerwünschte Hysterese-Effekte treten dabei sowohl in Transistorkennlinien als auch in Kapazitäts-Spannungs- (CV-) Kennlinien organischer MOS-Kondensatoren auf. Diese Effekte sind bisher weder hinreichend experimentell charakterisiert noch von ihren Ursachen her verstanden. In der Literatur findet man Annahmen, dass die Umladung von Trapzuständen oder bewegliche Ionen ursächlich sein könnten. In einer umfangreichen Studie wurde daher der Einfluß von Trapzuständen auf quasistatische CV-Kennlinien organischer MOS-Kondensatoren untersucht und daraus resultierende Hysterese-Formen vorgestellt. Aus den Ergebnissen läßt sich schlussfolgern, dass allein die Umladung von Trapzuständen nicht Ursache für die experimentell beobachteten Hysteresen in organischen Bauelementen sein kann. Eine mögliche Erklärung für diese Hysterese-Effekte wird vorgeschlagen und diskutiert. In einem weiteren Teil der Arbeit wird im Detail die Arbeitsweise des source-gated Dünnschicht-Transistors (SGT) aufgezeigt, ein Transistortyp, welcher erst kürzlich in der Literatur eingeführt wurde. Dies geschieht am Beispiel eines Transistors auf der Basis von a-Si als aktiver Schicht, die Ergebnisse lassen sich jedoch analog auch auf organische Transistoren übertragen. Es wird geschlussfolgert, dass der SGT ein gewöhnlich betriebener Dünnschicht-Transistor ist, limitiert durch das Sourcegebiet mit großem Widerstand. Die detaillierte Untersuchung des SGT führt somit auf eine Beschreibung, die im Gegensatz zur ursprünglich verbal diskutierten Arbeitsweise steht. Ambipolare organische Feldeffekt-Transistoren sind ein weiterer Gegenstand der Arbeit. Bei der Beschreibung ambipolarer Transistoren vernachlässigen bisherige Modelle sowohl die Kontakteigenschaften als auch die Rekombination von Ladungsträgern. Beides wird hingegen in den vorgestellten numerischen Simulationen erstmalig berücksichtigt. Anhand eines Einschicht-Modellsystems wurde die grundlegende Arbeitsweise von ambipolaren (double-injection) OFETs untersucht. Es wird der entscheidende Einfluß der Kontakte sowie die Abhängigkeit gegenüber Variationen von Materialparametern geklärt. Sowohl der Kontakteinfluß als auch Rekombination sind entscheidend für die Arbeitsweise. Zusätzlich werden Möglichkeiten und Einschränkungen für die Datenanalyse mittels einfacher analytischer Ausdrücke aufgezeigt. Es zeigte sich, dass diese nicht immer zur Auswertung von Kennlinien herangezogen werden dürfen. Weiterhin werden erste Simulationsergebnisse eines ambipolaren organischen Heterostruktur-TFTs mit experimentellen Daten verglichen.

Silicon based 3D fin structure is believed to be the potential future of current semiconductor technology. However, there are significant challenges still exist in realizing a manufacturable fin based process. In this work, we have studied the effects of hydrogen anneal on the structural and electrical characteristics of silicon fin based devices: tri-gate, finFET to name a few. H₂ anneal is shown to play a major role in structural integrity and manufacturability of 3D fin structure which is the most critical feature for these types of devices. Both the temperature and the pressure of H₂ anneal can result in significant alteration of fin height and shape as well as electrical characteristics. Optimum H₂ anneal is required in order to improve carrier mobility and device reliability as shown in this work. A new hard-mask based process was developed to retain H₂ anneal related benefit while eliminating detrimental effects such as reduction of device drive current due to fin height reduction. We have also demonstrated a novel 1T-1C pseudo Static Random Access Memory (1T-1C pseudo SRAM) memory cell using low cost conventional tri-gate process by utilizing selective H₂ anneal and other clever process techniques. TCAD-based simulation was also provided to show its competitive advantage over other types of static and dynamic memories in 45nm and beyond technologies. A high gain bipolar based on silicon fin process flow was proposed for the first time that can be used in BiCMOS technology suitable for low cost mixed signal and RF products. TCAD-based simulation results proved the concept with gain as high 100 for a NPN device using single additional mask. Overall, this work has shown that several novel process techniques and selective use of optimum H₂ anneal can lead to various high performance and low cost devices and memory cells those are much better than the devices using current conventional 3D fin based process techniques. / text

Ce manuscrit expose des travaux effectués entre 1994 et 2004 sur la fiabilité des composants à base de structures MOS et la fiabilité des oxydes ultra-minces de SiO2 (<10nm) utilisés comme isolant de grille dans ces composants. Nous avons établi un lien entre courants de fuite dans l'oxyde (SILC) et injection de porteurs chauds, principalement les trous chauds, dans les oxydes de 3.8 et 4.7nm. La dépendance en champ et en température du SILC soutient un modèle d'effet tunnel assisté par des défauts neutres barycentriques dans l'oxyde, même si une composante partielle de type Schottky est identifiable. Pour les claquages de type Soft-breakdown relevés, nous avons proposé un modèle simple, fondé sur un rétrécissement local de l'épaisseur d'oxyde. Le phénomène LVSILC, typique de la structure MOS en déplétion, est mis en évidence suite à des stress à tension constante pour des oxydes entre 2.5 et 1.2 nm. Nous proposons de l'interpréter comme un effet tunnel assisté par des niveaux proches des bandes de conduction ou de valence de la densité d'états d'interface. Les mécanismes de génération sont principalement déterminés par l'énergie des porteurs injectés (y compris dans le cas d'injections de porteurs chauds), et génèrent une loi d'accélération en VG pour le vieillissement en mode tunnel direct. On établit une loi générale, donnant la probabilité de création de défauts en fonction des paramètres qui déterminent l'énergie des porteurs injectés. <br />Nos études sur les porteurs chauds nous ont aussi amené à étudier la fiabilité de transistor MOSFET lors de contraintes dynamiques (AC), caractéristiques des séquences de polarisation en mode normal de fonctionnement. Le résultat pratique de ce travail est la mise en oeuvre d'une méthodologie s'inspirant de l'hypothèse quasi-statique pour la prévision des durées de vie AC. Cette méthodologie, éprouvée et comparée aux résultats de mesure dans un certains nombre de cas où sa validité est reconnue, est appliquée au cas plus complexe du transistor de passage NMOS. L'accord reste satisfaisant, mais nous avons également mis en évidence les limitations de cette technique lors de séquences faisant intervenir des relaxations, des périodes de dépiégegage ou des dégradations bi-directionnelles.<br />Concernant le lien entre les étapes du procédé et la fiabilité, nous avons étudié l'influence d'une étape d'implantation ionique à haute énergie, qui induit un dégât dans le volume du semi-conducteur détecté électriquement par C(V), mais aussi des courants de fuite similaires au SILC (IILC Implantation Induced Leakage Current). Nous avons mis au point une méthodologie optimisée de détection du Wafer Charging, utilisant des injections très courtes de porteurs chauds (au pic de courant électronique) dans le transistor PMOS. Cette méthode s'est révélée plus sensible et plus révélatrice que les injections pratiquées en régime Fowler-Nordheim ou la simple étude paramétrique pour détecter les défauts latents issus du charging dans les oxydes minces. Enfin, nous avons identifié par DLTS les défauts issus d'une contamination au Fer dans le Silicium (paire Fe-B et Fer interstitiel Fei) et avons observé la re-transformation spontanée du Fei en paire Fe-B en quelques heures.