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Thesis (M.S.)--State University of New York at Binghamton, Thomas J. Watson School of Engineering and Applied Science, Department of Mechanical Engineering, 2008. / Includes bibliographical references.

Thesis (Ph. D.)--Auburn University. / Abstract. Includes bibliographical references (p. 91-100).

Zugl.: Berlin, Techn. Univ., Diss., 2009

Techn. University, Diss., 2003--Berlin.

Thesis (Ph. D.)--State University of New York at Binghamton, Thomas J. Watson School of Engineering and Applied Science, Department of Mechanical Engineering, 2008. / Includes bibliographical references.

Le besoin croissant de réduction du volume, de la masse et de la consommation des dispositifs électroniques sans pertes deperformances concerne aussi les oscillateurs à quartz utilisés dans les applications métrologiques (bases de temps, capteurs),la téléphonie, la navigation... Dans le cadre de cette problématique, nous avons développé un ASIC (Application SpecificIntegrated Circuit) en technologie 0,35 μm SiGe BiCMOS (Austriamicrosystems®) fonctionnant sous 3,3 V (±10%) pourréaliser un oscillateur à quartz miniature opérationnel sur une gamme en fréquence allant de 10 MHz à 100 MHz. Ce circuitdont la surface ne dépasse pas les 4 mm2 est composé de diverses cellules RF, depuis le système d’entretien de type Colpitts,la mise en forme et jusqu’à l’adaptation du signal à sa charge d’utilisation (50 W ou HCMOS). Ces cellules sont toutespolarisées par une référence de tension interne de type bandgap CMOS. La consommation totale du circuit en charge resteinférieure à 100 mW pour un bruit blanc de phase visé de −150 dBc/Hz à 40 MHz. Pour minimiser la sensibilité thermiquedu résonateur et ainsi pouvoir s’orienter également vers des applications OCXO (Oven Controlled Crystal Oscillator),nous avons partiellement intégré une régulation de température dans notre ASIC. Cette régulation fortement dépendante del’architecture thermo-mécanique a été dimensionnée puis validée au travers de modélisations par analogie sous Spectre®.Notre électronique intégrée nécessite peu de composants externes et nous l’avons reportée par flip chip sur une interfacespécifique pour / The increasing demand for high-performance devices featuring compact, lighter-weight designs with low-power consumptionalso impacts quartz crystal oscillators used in metrological applications (time bases, sensors), telephony or navigation. Inthis context, we have developed an ASIC (Application Specific Integrated Circuit) in 0.35 μm SiGe BiCMOS technology(Austriamicrosystems®) supplied by 3.3 V (±10%) to realize a miniaturized quartz crystal oscillator operating in the 10 MHzto 100 MHz frequency range. The fabricated die hosts several RF cells in a 4 mm2 area, including a sustaining amplifier(Colpitts topology), a signal shaping circuit and an output buffer dedicated to a specific load (50 W or HCMOS). These cellsare biased by a fully integrated CMOS bandgap voltage reference. The die power consumption remains lower than 100 mWfor a targeted phase noise floor as low as −150 dBc/Hz at a 40 MHz carrier frequency. A thermal control loop has in additionbeen partially integrated to the ASIC, in order to reduce the quartz resonator thermal sensitivity as well as to extend thepotential application field of the developed die to oven applications (OCXO). The thermal control, that is strongly dependanton the mechanical design, has been designed and tested by using electrical analogy modeling on Spectre® simulator. Finallyour integrated circuit has been connected to a specific substrate using flip chip technology to realize a miniaturized quartzcrystal oscillator packaged on a TO-8 enclosure (Ø15.2 mm).

L’évolution de la microélectronique suit plusieurs axes notamment la miniaturisation des éléments actifs (réduction de taille des transistors), et l’augmentation de la densité d’interconnexion qui se traduisent par la loi de Gordon Moore qui prédit que la densité d'intégration sur silicium doublerait tous les deux ans. Ces évolutions ont pour conséquence la réduction des prix et du poids des composants. L’hybridation ou flip chip est une technologie qui s’inscrit dans cette évolution, elle consiste en l’assemblage de matériaux hétérogènes. Dans cette étude il s‘agit d’un circuit de lecture Silicium et d’un circuit de détection InP ou GaAs assemblés par l’intermédiaire d’une matrice de billes d’indium. La connexion flip chip est basée sur l’utilisation d’une jonction par plots métalliques de faibles dimensions qui permet de diminuer les pertes électriques (faible inductance et faible bruit), une meilleure dissipation thermique, une bonne tenue mécanique. Enfin elle favorise la miniaturisation avec l’augmentation de la compacité et de la densité d’interconnexion.Les travaux de thèse se concentrent sur deux axes principaux. Le premier concerne l’hybridation par brasure avec la technologie des billes d’indium par refusion, et le second concerne l’hybridation par pression à température ambiante (nano-scratch) par l’intermédiaire des nanostructures (Nano-fils d’or, Nano-fils ZnO). Ces travaux ont permis la réalisation d’un détecteur InGaAs avec extension visible de format TV 640*512 pixels au pas de 15 µm. Ces travaux ont également permis la validation mécanique de l’assemblage d’un composant de format double TV 1280*1024 pixels au pas de 10 µm par cette même méthode de reflow. Pour l’axe hybridation à froid, nos travaux ont permis la validation d’une méthode de croissance de nano-fils ZnO par une voix hydrothermique à basse température (<90°C). / Evolution of microelectronics follows several major roads, in particular the size decrease of active elements (reduction of size of transistors), better electrical performances, high I/O density and smaller size. This revolution has been predicted by Gordon Moore who suggested that integrated circuits would double in complexity every 24 months. As a consequence, this evolution induces both the reduction of prices and the weight of components.The term flip chip describes the method of electrically connecting the die to the package substrate. Flip chip microelectronic assembly is the direct electrical connection of face-down (or flipped) integrated circuit (IC) chips onto substrates, circuit boards, or carriers, using conductive bumps on the chip bond pads. Flip chip offers the highest speed electrical performance, reduces the delaying inductance and capacitance of the connection, Smallest Size Greatest I/O Flexibility, Most Rugged, high I/O density and Lowest Cost.This thesis work study concentrates on two main directions. The first one concerns hybridization by means of the technology of Indium bumps associated to a reflow process and the second one is about pressure induced hybridization at low temperature using nanostructures (Nano-scratch). In this work, we have developed a complete process to assemble a focal plane array format of 640 x 512 pixels with a pitch of 15 µm. These studies also allowed the mechanical validation of hybridization of a focal plane arrays 1280*1024 pixels with a pitch of 10 µm. Concerning alternative technologies to flip chip reflow, we introduced and demonstrate the relevance of a method of growth of ZnO nanorods using low temperature wet chemical growth and further hybridization at ambient temperature.

La technologie flip chip est de plus en plus répandue dans l'industrie électronique [trois dimensions (3D) System in Package] et est principalement utilisée pour la fabrication de réseaux détecteurs de grand format (mégapixels) et faible pas. Pour étudier la fiabilité de ces assemblages, des simulations numériques basées sur des méthodes d'éléments finis semblent être l'approche la moins chère. Cependant, de très grands assemblages contiennent plus d'un million de billes de brasure, et le processus d'optimisation de ces structures par des simulations numériques se révèle être une tâche très fastidieuse. Dans de nombreuses applications, la couche d'interconnexion de tels assemblages flip chip se compose de microbilles de brasure noyées dans de l'époxy. Pour ces configurations, nous proposons une approche alternative, qui consiste à remplacer cette couche d'interconnexion hétérogène par un matériau homogène équivalent (MHE). Un modèle micromécanique pour l'estimation de ses propriétés thermoélastiques équivalentes a été mis au point. La loi de comportement obtenue pour le MHE a ensuite été implémentée dans le logiciel par éléments finis (Abaqus®). Les propriétés élastiques des matériaux de l'assemblage sont définies par la littérature et également déterminées expérimentalement par une méthode de caractérisation mécanique : la nano-indentation. Les réponses thermomécaniques des assemblages testés soumis à des chargements correspondant aux conditions de fabrication ont été analysées. La technique d'homogénéisation-localisation a permis d'estimer les valeurs moyennes des contraintes et des déformations dans chaque phase de la couche d'interconnexion. Pour accéder plus précisément aux champs de contraintes et déformations dans ces phases, deux modèles de zoom structurel (couplage de modèles et submodeling), en tenant compte de la géométrie réelle de la bille de brasure, ont été testés. Les champs de contrainte et de déformation locaux obtenus corroborent avec les initiations de dommage observées expérimentalement sur les billes de brasure / Flip chip technology is increasingly prevalent in electronics assembly [threedimensional (3D) system in package] and is mainly used at fine pitch for manufacture of megapixel large focal-plane detector arrays. To estimate the reliability of these assemblies, numerical simulations based on finite-element methods appear to be the cheapest approach. However, very large assemblies contain more than one million solder bumps, and the optimization process of such structures through numerical simulations turns out to be a very time-consuming task. In many applications, the interconnection layer of such flip-chip assemblies consists of solder bumps embedded in epoxy filler. For such configurations, we propose an alternative approach, which consists in replacing this heterogeneous interconnection layer by a homogeneous equivalent material (HEM). A micromechanical model for the estimation of its equivalent thermoelastic properties has been developed. The constitutive law of the HEM obtained was then implemented in finite-element software (Abaqus®). Elastic properties of materials that compose the assembly were found in literature and by using mechanical characterization method especially nano-indentation. Thermomechanical responses of tested assemblies submitted to loads corresponding to manufacturing conditions have been analyzed. The homogenization-localization process allowed estimation of the mean values of stresses and strains in each phase of the interconnection layer. To access more precisely to the stress and strain fields in these phases, two models of structural zoom (model coupling and submodeling), taking into account the real solder bump geometry, have been tested. The local stress and strain fields obtained corroborate the experimentally damage initiation of the solder bumps observed

La protection de nombreux capteurs de pression en milieux hostiles se résume souvent en un boitier métallique hermétique rempli d’huile enveloppant la puce. La pression agit alors sur une membrane métallique qui agit sur la puce par l’intermédiaire de l’huile jugée incompressible. Cette encapsulation présente des difficultés de réalisation non négligeables et surtout une limitation des capteurs en température. Les travaux réalisés au cours de cette thèse concernent une encapsulation au niveau wafer du capteur de pression. L’idée principale est d’intégrer la protection de la puce dans le processus de fabrication sur wafer. L’intérêt est alors d’obtenir une protection réalisée de manière collective, réduisant ainsi drastiquement les coûts de production. De plus, une encapsulation au niveau wafer offre la possibilité de réduire considérablement les dimensions du capteur tout en le gardant résistant. La suppression d’éléments intermédiaires telle que l’huile entre la pression et la puce en elle même permet enfin d’espérer des applications possibles à température plus élevée. Une fois l’encapsulation réalisée au niveau wafer, il est nécessaire de réaliser le packaging de premier niveau. Le packaging de premier niveau offre un support à la puce, ce qui la rend manipulable et testable, tant par ses dimensions que par la présence de connexions électriques. L’assemblage au niveau wafer et de premier niveau constituent donc les deux niveaux de packaging qui peuvent avoir une influence directe sur le comportement de la puce.Au niveau de l’encapsulation de niveau wafer, trois techniques d’assemblage (wafer bonding) ont été analysées : le scellement anodique, le scellement eutectique et le scellement direct. Le scellement anodique est la technique la plus éprouvée pour assembler un wafer de verre sur un wafer de silicium. Le scellement eutectique représente une technique moins commune mais offrant l’intérêt d’utiliser deux wafers silicium, limitant la différence de dilatation thermique entre les deux wafers et permettant d’usiner plus facilement le wafer d’encapsulation. Enfin la technique du direct bonding donne l’opportunité d’éviter d’utiliser une couche intermédiaire métallique entre les deux wafers, à condition d’avoir deux surfaces à assembler très propres et de très bonne qualité. La technique de soudure anodique a permis de livrer les capteurs qui ont pu confirmer l’intérêt des capteurs WLP pour des applications hautes températures. Les techniques silicium-silicium ont été évaluées mais n’ont pas donné lieu à des capteurs WLP testables.Au niveau de l’encapsulation de niveau un, la technique de Flip-Chip à été utilisée pour reporter la puce sur son support. Cette technique consiste à retourner la puce et l’assembler par thermocompression. Les plots de connexions de la puce pour cet assemblage ont pu être réalisés par ball bumping. Des cycles en température (-55°C à +125°C ou 150°C) ont pu être réalisés sur les puces scellées par scellement anodique. L’erreur totale en précision de ces capteurs WLP est du même ordre que les capteurs Auxitrol actuels avec une compensation numérique. Le principal atout des capteurs WLP est une non-linéarité de l’offset en température divisée par deux. Cette caractéristique est importante dans le cas où l’on utilise une compensation analogique qui peut résister à des températures plus élevées que la compensation numérique. Les capteurs WLP offre donc l’opportunité d’avoir des applications au-delà de 200°C, chose alors jusqu’alors prohibée par l’utilisation de l’huile / Protection of most of the pressure sensors working in harsh environment consist in oil filled metallic unit including the sensor die. In that case, pressure is applied on a metallic membrane moving the silicon membrane of the die across an incompressible fluid. The main drawbacks of the standard encapsulation are a complex fabrication process and most of all a sensor limitation in high temperatures. The topic of this PhD thesis is about wafer-level packaging (WLP) of the pressure sensor. The main idea is to integrate the die protection in the fabrication process at wafer level. Advantage is to obtain a collective protection fabrication reducing production costs. Moreover, a wafer-level encapsulation allows a possible reduction of sensor dimensions keeping it reliable. Removing intermediary elements allows also high temperature applications. Once encapsulation realised on the wafer, it is necessary to build the first-level packaging. First-level packaging makes the die usable in terms of electrical connection and dimensions. Wafer and first-levels are both packaging levels with important impact on the die behaviour.At wafer-level packaging, three wafer bonding technologies have been investigated: anodic bonding, Au-Si eutectic bonding and direct bonding. Anodic bonding is the most known technology to assemble a glass wafer with a silicon wafer. Eutectic bonding represents a promising technique to bond two silicon wafers allowing less CTE mismatch between wafers material and an easier micromachining of silicon instead of glass material. Direct bonding is also interesting to bond two silicon wafers, without using intermediary metallic layer but needing really clean surfaces to assemble. Anodic bonding process gave us the opportunity to deliver WLP sensors showing interest for high temperature applications. Silicon-Silicon technologies have been evaluated but did not give representative WLP sensors.At first-level packaging, the Flip-chip technology have been used for die attach. This technique consists in flipping the die and making the die attach by thermocompression with stud bumps on the die connection pads.Temperature cycling (-55°C to +125°C or more) have been realised on anodic WLP sensors. Accuracy total error of these WLP sensors is in the same order than standard Auxitrol sensors with digital compensation. the main advantage of the WLP sensors is a offset non-linearity in temperature divided by two. This characteristic is important in the case of analogical compensation that can resist to higher temperatures than digital compensation elements. In definitive, WLP sensors offer a good opportunity to have application over 200°C, prohibited at present with the presence of oil for standard Auxitrol sensor