Ziel der durchgeführten Arbeiten war, verschiedene Oxide mit elektrochemischen Methoden in eine Zinkschicht einzubauen. Um den Mechanismus der Dispersionsabscheidung aufzuklären wurden die Feststoffpartikeln durch Zetapotentialmessungen, Partikelgrößenanalyse und die Bestimmung der spezifischen Oberfläche charakterisiert. Außerdem wurde die Abhängigkeit der Partikel-Einbaurate in den abgeschiedenen Zinkschichten von der Art des Bades, der Partikelkonzentration im Bad, der Rührgeschwindigkeit, dem pH-Wert, der Mahlung der Partikeln, der Art des elektrischen Stromes und der Elektrodenanordnung untersucht. Der Anteil an Oxiden in den Zinkschichten wurde mit verschiedenen Meßmethoden analysiert. Die optimierten Dispersionsschichten sind durch verschiedene Methoden charakterisiert worden.

Im Rahmen der Dissertation wurden mit der Glimmentladungs-Spektrometrie Materialproben untersucht, die Wasserstoff enthalten. Auch sehr geringe Gehalte, z.B. im µg/g-Bereich, können nachgewiesen werden. GD-OES ist oft die einzige Methode, die für diese analytische Aufgabenstellung zur Verfügung steht. Die Anwesenheit von Wasserstoff im Glimmentladungsplasma bewirkt verschiedene Effekte: (i) die Signalintensitäten der meisten analytischen Emissionslinien und der des Trägergases werden beeinflußt, (ii) aus dem Wasserstoffkontinuum resultiert ein erhöhter spektraler Untergrund, (iii) der elektrische Widerstand des Plasmas steigt und (iv) die Abtragsraten sinken. Zum Verständnis dieser Effekte werden grundlegende Untersuchungen zu den Anregungs- und Ionisationsmechanismen im Glimmentladungsplasma durchgeführt. Da es keine geeigneten Materialien gibt, für die der Gehalt an Wasserstoff stabil sind, wurden die Wasserstoffeffekte und die Möglichkeit des Nachweises von Wasserstoff durch Zugabe wohl definierter Mengen gasförmigen Wasserstoffs in das GD-Plasma simuliert. Für die Änderungen (i) de Analyt- und Trägergassignale, (ii) des Entladungsstroms als abhängigen GD-Pa-rameter sowie (iii) des Wasserstofflinien- und Kontinuumspektrums wurde experimentell festgestellt, dass sie sehr ähnlich sind, unabhängig davon, ob der Wasserstoff aus der Probe kommt oder als Gas ins Plasma eingeleitet wird. Die Anwesenheit von Wasserstoff im GD Plasma beeinflußt die Form des Abtragskraters, durch den die Tiefenauflösung bestimmt wird. Dieser Effekt kann gezielt bei nichtleitenden Schichtmaterialien genutzt werden, um die Tiefenauflösung zu verbessern. Weiterhin können Empfindlichkeit und Nachweisgrenze von bestimmten Emissionslinien eines Analyten verbessert werden. Der Was-serstoff im elektrolytischen (Cd- oder Zn-)Schichtsystem kann die Materialeigenschaften ver-schlechtern. Beispielhaft sei die Versprödung genannt. Mit der GD-OES Tiefen-profilanalyse kann die Wirkung thermischer Nachbehandlungen, die in der Technik üblich sind, verfolgt werden. Es konnte an praktischen Beispielen gezeigt werden, dass für erfolgreiche Anwendungen der GD-OES für Dünnschichtanalytik die Reinheit (d.h. minimale H-Effekte) der GD-Quelle von entscheidender Bedeutung ist.

Im Rahmen der vorliegenden Arbeit wurde der Einfluss der Korngröße und der Gefügestabilität auf die zyklische Plastizität von mikro- und submikrokristallinem Nickel, hergestellt durch ECAP und PED, untersucht. Zur Gefügecharakterisierung kamen verschiedene elektronenmikroskopische und röntgenographische Methoden zum Einsatz. Die Untersuchungen zur Gefügestabilität zeigten, dass (i) die Stabilität der Korn- und Substruktur bei der zyklischen Verformung empfindlich vom Gefüge im Ausgangszustand abhängt, (ii) generell die Tendenz zur Umwandlung der vorhandenen Substruktur in eine universelle ermüdungstypische Substruktur besteht, diese Transformation jedoch durch die lokale Gefügebeschaffenheit be- bzw. verhindert sein kann und (iii) zur Erklärung des Entfestigungsverhaltens der ECAP-Materialien sowohl die Transformation der Substruktur als auch die Vergröberung der Kornstruktur berücksichtigt werden müssen. Auf der Basis der Ergebnisse der vorliegenden Arbeit und unter Hinzunahme von Resultaten aus der Literatur lassen sich Schlussfolgerungen zum Einfluss der Korngröße auf die zyklische Plastizität in einem vier Größenordnungen umfassenden Korngrößenbereich ziehen. In grob- und feinkörnigem Nickel bilden sich bei der zyklischen Verformung ermüdungstypische Versetzungsstrukturen, deren Abmessungen kaum von der Korngröße abhängen. Der Versetzungslaufweg in diesen Materialien ist wesentlich kleiner als die Kornabmessungen. Dementsprechend besteht höchstens ein schwacher Einfluss der Korngröße auf das sich bei der Wechselverformung einstellende Spannungsniveau. Bei mikro- und submikrokristallinem Nickel, wo der Versetzungslaufweg in der Größenordung der Kornabmessungen liegt, wird ein deutlicher Umschlag bei der Versetzungsmusterbildung und dem zyklischen Verformungsverhalten beobachtet. In diesem Korngrößenbereich entstehen entweder qualitativ andere (D<DS1=5µm) oder keine Versetzungsstrukturen (D<DS2=1µm) und das Spannungsniveau steigt mit sinkender Korngröße entsprechend einer HALL-PETCH-Beziehung.

Copper films with a thickness in the nanometer range are required as seed layers for the electrochemical Cu deposition to form multilevel interconnects in ultralarge-scale integrated (ULSI) electronic devices. Continuously shrinking device dimensions and increasing aspect ratios of the dual-damascene structures in the copper-based metallization schemes put ever more stringent requirements on the films with respect to their conformality in nanostructures and thickness homogeneity across large wafers. Due to its intrinsic self-limiting film growth characteristic, atomic layer deposition (ALD) appears appropriate for homogeneously coating complex substrates and to replace conventional physical vapor deposition (PVD) methods beyond the 32 nm technology node. To overcome issues of direct Cu ALD, such as film agglomeration at higher temperatures or reduced step coverage in plasma-based processes, an ALD copper oxide film may be grown under mild processing conditions, while a subsequent reduction step converts it to metallic copper. In this poster, which was presented at the AVS 9th International Conference on Atomic Layer Deposition (ALD 2009), held in Monterey, California from 19 to 22 July 2009, we report detailed film growth studies of ALD copper oxide in the self-limiting regime on SiO2, TaN and Ru. Applications in subsequent electrochemical deposition processes are discussed, comparing Cu plating results on as-deposited PVD Ru as well as with PVD and reduced ALD Cu seed layer.

Copper-based multi-level metallization systems in today’s ultralarge-scale integrated electronic circuits require the fabrication of diffusion barriers and conductive seed layers for the electrochemical metal deposition. Such films of only several nanometers in thickness have to be deposited void-free and conformal in patterned dielectrics. The envisaged further reduction of the geometric dimensions of the interconnect system calls for coating techniques that circumvent the drawbacks of the well-established physical vapor deposition. The atomic layer deposition method (ALD) allows depositing films on the nanometer scale conformally both on three-dimensional objects as well as on large-area substrates. The present work therefore is concerned with the development of an ALD process to grow copper oxide films based on the metal-organic precursor bis(tri-n-butylphosphane)copper(I)acetylacetonate [(nBu3P)2Cu(acac)]. This liquid, non-fluorinated β-diketonate is brought to react with a mixture of water vapor and oxygen at temperatures from 100 to 160°C. Typical ALD-like growth behavior arises between 100 and 130°C, depending on the respective substrate used. On tantalum nitride and silicon dioxide substrates, smooth films and self-saturating film growth, typical for ALD, are obtained. On ruthenium substrates, positive deposition results are obtained as well. However, a considerable intermixing of the ALD copper oxide with the underlying films takes place. Tantalum substrates lead to a fast self-decomposition of the copper precursor. As a consequence, isolated nuclei or larger particles are always obtained together with continuous films. The copper oxide films grown by ALD can be reduced to copper by vapor-phase processes. If formic acid is used as the reducing agent, these processes can already be carried out at similar temperatures as the ALD, so that agglomeration of the films is largely avoided. Also for an integration with subsequent electrochemical copper deposition, the combination of ALD copper and ruthenium proves advantageous, especially with respect to the quality of the electroplated films and their filling behavior in interconnect structures. Furthermore, the ALD process developed also bears potential for an integration with carbon nanotubes. / Kupferbasierte Mehrlagenmetallisierungssysteme in heutigen hochintegrierten elektronischen Schaltkreisen erfordern die Herstellung von Diffusionsbarrieren und leitfähigen Keimschichten für die galvanische Metallabscheidung. Diese Schichten von nur wenigen Nanometern Dicke müssen konform und fehlerfrei in strukturierten Dielektrika abgeschieden werden. Die sich abzeichnende weitere Verkleinerung der geometrischen Dimensionen des Leitbahnsystems erfordert Beschichtungstechnologien, die vorhandene Nachteile der bisher etablierten Physikalischen Dampfphasenabscheidung beheben. Die Methode der Atomlagenabscheidung (ALD) ermöglicht es, Schichten im Nanometerbereich sowohl auf dreidimensional strukturierten Objekten als auch auf großflächigen Substraten gleichmäßig herzustellen. Die vorliegende Arbeit befasst sich daher mit der Entwicklung eines ALD-Prozesses zur Abscheidung von Kupferoxidschichten, ausgehend von der metallorganischen Vorstufe Bis(tri-n-butylphosphan)kupfer(I)acetylacetonat [(nBu3P)2Cu(acac)]. Dieses flüssige, nichtfluorierte β-Diketonat wird bei Temperaturen zwischen 100 und 160°C mit einer Mischung aus Wasserdampf und Sauerstoff zur Reaktion gebracht. ALD-typisches Schichtwachstum stellt sich in Abhängigkeit des gewählten Substrats zwischen 100 und 130°C ein. Auf Tantalnitrid- und Siliziumdioxidsubstraten werden dabei sehr glatte Schichten bei gesättigtem Wachstumsverhalten erhalten. Auch auf Rutheniumsubstraten werden gute Abscheideergebnisse erzielt, jedoch kommt es hier zu einer merklichen Durchmischung des ALD-Kupferoxids mit dem Untergrund. Tantalsubstrate führen zu einer schnellen Selbstzersetzung des Kupferprecursors, in dessen Folge neben geschlossenen Schichten während der ALD auch immer isolierte Keime oder größere Partikel erhalten werden. Die mittels ALD gewachsenen Kupferoxidschichten können in Gasphasenprozessen zu Kupfer reduziert werden. Wird Ameisensäure als Reduktionsmittel genutzt, können diese Prozesse bereits bei ähnlichen Temperaturen wie die ALD durchgeführt werden, so dass Agglomeration der Schichten weitgehend verhindert wird. Als besonders vorteilhaft für die Ameisensäure-Reduktion erweisen sich Rutheniumsubstrate. Auch für eine Integration mit nachfolgenden Galvanikprozessen zur Abscheidung von Kupfer zeigen sich Vorteile der Kombination ALD-Kupfer/Ruthenium, insbesondere hinsichtlich der Qualität der erhaltenen galvanischen Schichten und deren Füllverhalten in Leitbahnstrukturen. Der entwickelte ALD-Prozess besitzt darüber hinaus Potential zur Integration mit Kohlenstoffnanoröhren.

For mobile electronics such as Smartphones, Smartcards or wearable devices there is a trend towards an increasing functionality as well as miniaturisation. In this development Micro Electro- Mechanical Systems (MEMS) are an important key element for the realisation of functions such as motion detection. The specifications given by such devices together with the limited available space demand advanced packaging technologies. The 3D-Wafer Level Packaging (3D-WLP) enables one solution for a miniaturised MEMS package by using techniques such as Wafer Level Bonding (WLB) and Through Silicon Vias (TSV). This technology increases the effective area of the MEMS device by elimination dead space, which is typically required for other approaches based on wire bond assembly. Within this thesis, different TSV technology concepts with respect to a 3D-WLP for MEMS have been developed. Thereby, the focus was on a copper based technology as well as on two major TSV implementation methods. This comprises a Via Middle approach based on the separated TSV fabrication in the cap wafer as well as a Via Last approach with a TSV implementation in either the MEMS or cap wafer, respectively. For each option with its particular challenges, corresponding process modules have been developed. In the Via Middle approach, the wafer-related etch rate homogeneity determines the TSV reveal from the wafer backside Here, a reduction of the TSV depth down to 80 μm is favourable as long as the desired Cu-thermo-compression bonding (Cu-TCB) is performed before the thinning. For the TSV metallisation, a Cu electrochemical deposition method was developed, which allows the deposition of one redistribution layer as well as the bonding patterns for Cu-TCB at the same time. In the Via Last approach, the TSV isolation represents one challenge. Chemical Vapour Deposition processes have been investigated, for which a combination of PE-TEOS and SA-TEOS as well as a Parylene deposition yield the most promising results. Moreover, a method for the realisation of a suitable bonding surface for the Silicon Direct Bonding method has been developed, which does not require any wet pre treatment of the fabricated MEMS patterns. A functional MEMS acceleration sensor as well as Dummy devices serve as demonstrators for the overall integration technology as well as for the characterisation of electrical parameters. / Im Bereich mobiler Elektronik, wie z.B. bei Smartphones, Smartcards oder in Kleidung integrierten Geräten ist ein Trend zu erkennen hinsichtlich steigender Funktionalität und Miniaturisierung. Bei dieser Entwicklung spielen Mikroelektromechanische Systeme (MEMS) eine entscheidende Rolle zur Realisierung neuer Funktionen, wie z.B. der Bewegungsdetektion. Die Anforderungen derartiger Bauteile zusammen mit dem begrenzten zur Verfügung stehenden Platz erfordern neuartige Technologien für die Aufbau- und Verbindungstechnick (engl. Packaging) der Bauteile. Das 3D-Wafer Level Packaging (3D-WLP) ermöglicht eine Lösung für eine miniaturisierte MEMS-Bauform unter Nutzung von Techniken wie dem Waferlevelbonden (WLB) und den Siliziumdurchkontaktierungen (TSV von engl. Through Silicon Via). Diese Technologie erhöht die effektive aktive Fläche des MEMS Bauteils durch die Reduzierung von Toträumen, welche für andere Ansätze wie der Drahtbond-Montage üblich sind. In der vorliegenden Arbeit wurden verschiedene Technologiekonzepte für den Aufbau von 3D-WLP für MEMS erarbeitet. Dabei lag der Fokus auf einer Kupfer-basierten Technologie sowie auf zwei prinzipiellen Varianten für die TSV-Implementierung. Dies umfasst den Via Middle Ansatz, welcher auf der TSV Herstellung auf einem separaten Kappenwafer beruht, sowie den Via Last Ansatz mit einer TSV Herstellung entweder im MEMS-Wafer oder im Kappenwafer. Für beide Varianten mit individuellen Herausforderungen wurden entsprechende Prozessmodule entwickelt. Beim Via Middle Ansatz ist die Wafer-bezogene Ätzratenhomogenität des Siliziumtiefenätzen entscheidend für das spätere Freilegen der TSVs von der Rückseite. Hier hat sich eine Reduzierung der TSV-Tiefe auf bis zu 80 μm vorteilhaft erwiesen insofern, das Kupfer-Thermokompressionsbonden (Cu-TKB) vor dem Abdünnen erfolgt. Zur Metallisierung der TSVs wurde ein Cu Galvanikprozess erarbeitet, welcher es ermöglicht gleichzeitig eine Umverdrahtungsebene sowie die Bondstrukturen für das Cu-TKB zu erzeugen. Beim Via Last Ansatz ist die TSV Isolation eine Herausforderung. Es wurden CVD (Chemische Dampfphasenabscheidung) Prozesse untersucht, wobei eine Kombination aus PE-TEOS und SA-TEOS sowie eine Parylene Beschichtung erfolgversprechende Ergebnisse liefern. Des Weiteren wurde eine Methode zur Erzeugung bondfähiger Oberflächen für das Siliziumdirektbonden erarbeitet, welche eine Nass-Vorbehandlung des MEMS umgeht. Ein realer MEMS-Beschleunigungssensor sowie Testaufbauten dienen zur Demonstration der Gesamtintegrationstechnologie sowie zur Charakterisierung elektrischer Parameter.

Copper films with a thickness in the nanometer range are required as seed layers for the electrochemical Cu deposition to form multilevel interconnects in ultralarge-scale integrated (ULSI) electronic devices. Continuously shrinking device dimensions and increasing aspect ratios of the dual-damascene structures in the copper-based metallization schemes put ever more stringent requirements on the films with respect to their conformality in nanostructures and thickness homogeneity across large wafers. Due to its intrinsic self-limiting film growth characteristic, atomic layer deposition (ALD) appears appropriate for homogeneously coating complex substrates and to replace conventional physical vapor deposition (PVD) methods beyond the 32 nm technology node. To overcome issues of direct Cu ALD, such as film agglomeration at higher temperatures or reduced step coverage in plasma-based processes, an ALD copper oxide film may be grown under mild processing conditions, while a subsequent reduction step converts it to metallic copper. In this poster, which was presented at the AVS 9th International Conference on Atomic Layer Deposition (ALD 2009), held in Monterey, California from 19 to 22 July 2009, we report detailed film growth studies of ALD copper oxide in the self-limiting regime on SiO2, TaN and Ru. Applications in subsequent electrochemical deposition processes are discussed, comparing Cu plating results on as-deposited PVD Ru as well as with PVD and reduced ALD Cu seed layer.

Copper-based multi-level metallization systems in today’s ultralarge-scale integrated electronic circuits require the fabrication of diffusion barriers and conductive seed layers for the electrochemical metal deposition. Such films of only several nanometers in thickness have to be deposited void-free and conformal in patterned dielectrics. The envisaged further reduction of the geometric dimensions of the interconnect system calls for coating techniques that circumvent the drawbacks of the well-established physical vapor deposition. The atomic layer deposition method (ALD) allows depositing films on the nanometer scale conformally both on three-dimensional objects as well as on large-area substrates. The present work therefore is concerned with the development of an ALD process to grow copper oxide films based on the metal-organic precursor bis(tri-n-butylphosphane)copper(I)acetylacetonate [(nBu3P)2Cu(acac)]. This liquid, non-fluorinated β-diketonate is brought to react with a mixture of water vapor and oxygen at temperatures from 100 to 160°C. Typical ALD-like growth behavior arises between 100 and 130°C, depending on the respective substrate used. On tantalum nitride and silicon dioxide substrates, smooth films and self-saturating film growth, typical for ALD, are obtained. On ruthenium substrates, positive deposition results are obtained as well. However, a considerable intermixing of the ALD copper oxide with the underlying films takes place. Tantalum substrates lead to a fast self-decomposition of the copper precursor. As a consequence, isolated nuclei or larger particles are always obtained together with continuous films. The copper oxide films grown by ALD can be reduced to copper by vapor-phase processes. If formic acid is used as the reducing agent, these processes can already be carried out at similar temperatures as the ALD, so that agglomeration of the films is largely avoided. Also for an integration with subsequent electrochemical copper deposition, the combination of ALD copper and ruthenium proves advantageous, especially with respect to the quality of the electroplated films and their filling behavior in interconnect structures. Furthermore, the ALD process developed also bears potential for an integration with carbon nanotubes. / Kupferbasierte Mehrlagenmetallisierungssysteme in heutigen hochintegrierten elektronischen Schaltkreisen erfordern die Herstellung von Diffusionsbarrieren und leitfähigen Keimschichten für die galvanische Metallabscheidung. Diese Schichten von nur wenigen Nanometern Dicke müssen konform und fehlerfrei in strukturierten Dielektrika abgeschieden werden. Die sich abzeichnende weitere Verkleinerung der geometrischen Dimensionen des Leitbahnsystems erfordert Beschichtungstechnologien, die vorhandene Nachteile der bisher etablierten Physikalischen Dampfphasenabscheidung beheben. Die Methode der Atomlagenabscheidung (ALD) ermöglicht es, Schichten im Nanometerbereich sowohl auf dreidimensional strukturierten Objekten als auch auf großflächigen Substraten gleichmäßig herzustellen. Die vorliegende Arbeit befasst sich daher mit der Entwicklung eines ALD-Prozesses zur Abscheidung von Kupferoxidschichten, ausgehend von der metallorganischen Vorstufe Bis(tri-n-butylphosphan)kupfer(I)acetylacetonat [(nBu3P)2Cu(acac)]. Dieses flüssige, nichtfluorierte β-Diketonat wird bei Temperaturen zwischen 100 und 160°C mit einer Mischung aus Wasserdampf und Sauerstoff zur Reaktion gebracht. ALD-typisches Schichtwachstum stellt sich in Abhängigkeit des gewählten Substrats zwischen 100 und 130°C ein. Auf Tantalnitrid- und Siliziumdioxidsubstraten werden dabei sehr glatte Schichten bei gesättigtem Wachstumsverhalten erhalten. Auch auf Rutheniumsubstraten werden gute Abscheideergebnisse erzielt, jedoch kommt es hier zu einer merklichen Durchmischung des ALD-Kupferoxids mit dem Untergrund. Tantalsubstrate führen zu einer schnellen Selbstzersetzung des Kupferprecursors, in dessen Folge neben geschlossenen Schichten während der ALD auch immer isolierte Keime oder größere Partikel erhalten werden. Die mittels ALD gewachsenen Kupferoxidschichten können in Gasphasenprozessen zu Kupfer reduziert werden. Wird Ameisensäure als Reduktionsmittel genutzt, können diese Prozesse bereits bei ähnlichen Temperaturen wie die ALD durchgeführt werden, so dass Agglomeration der Schichten weitgehend verhindert wird. Als besonders vorteilhaft für die Ameisensäure-Reduktion erweisen sich Rutheniumsubstrate. Auch für eine Integration mit nachfolgenden Galvanikprozessen zur Abscheidung von Kupfer zeigen sich Vorteile der Kombination ALD-Kupfer/Ruthenium, insbesondere hinsichtlich der Qualität der erhaltenen galvanischen Schichten und deren Füllverhalten in Leitbahnstrukturen. Der entwickelte ALD-Prozess besitzt darüber hinaus Potential zur Integration mit Kohlenstoffnanoröhren.

For mobile electronics such as Smartphones, Smartcards or wearable devices there is a trend towards an increasing functionality as well as miniaturisation. In this development Micro Electro- Mechanical Systems (MEMS) are an important key element for the realisation of functions such as motion detection. The specifications given by such devices together with the limited available space demand advanced packaging technologies. The 3D-Wafer Level Packaging (3D-WLP) enables one solution for a miniaturised MEMS package by using techniques such as Wafer Level Bonding (WLB) and Through Silicon Vias (TSV). This technology increases the effective area of the MEMS device by elimination dead space, which is typically required for other approaches based on wire bond assembly. Within this thesis, different TSV technology concepts with respect to a 3D-WLP for MEMS have been developed. Thereby, the focus was on a copper based technology as well as on two major TSV implementation methods. This comprises a Via Middle approach based on the separated TSV fabrication in the cap wafer as well as a Via Last approach with a TSV implementation in either the MEMS or cap wafer, respectively. For each option with its particular challenges, corresponding process modules have been developed. In the Via Middle approach, the wafer-related etch rate homogeneity determines the TSV reveal from the wafer backside Here, a reduction of the TSV depth down to 80 μm is favourable as long as the desired Cu-thermo-compression bonding (Cu-TCB) is performed before the thinning. For the TSV metallisation, a Cu electrochemical deposition method was developed, which allows the deposition of one redistribution layer as well as the bonding patterns for Cu-TCB at the same time. In the Via Last approach, the TSV isolation represents one challenge. Chemical Vapour Deposition processes have been investigated, for which a combination of PE-TEOS and SA-TEOS as well as a Parylene deposition yield the most promising results. Moreover, a method for the realisation of a suitable bonding surface for the Silicon Direct Bonding method has been developed, which does not require any wet pre treatment of the fabricated MEMS patterns. A functional MEMS acceleration sensor as well as Dummy devices serve as demonstrators for the overall integration technology as well as for the characterisation of electrical parameters.:Bibliographische Beschreibung 3 Vorwort 13 List of symbols and abbreviations 15 1 Introduction 23 2 Fundamentals on MEMS and TSV based 3D integration 25 2.1 Micro Electro-Mechanical systems 25 2.1.1 Basic Definition 25 2.1.2 Silicon technologies for MEMS 26 2.1.3 MEMS packaging 29 2.2 3D integration based on TSVs 33 2.2.1 Overview 33 2.2.2 Basic processes for TSVs 34 2.2.3 Stacking and Bonding 47 2.2.4 Wafer thinning 48 2.3 TSV based MEMS packaging 50 2.3.1 MEMS-TSVs 50 2.3.2 3D-WLP for MEMS 52 3 Technology development for a 3D-WLP based MEMS 57 3.1 Target integration approach for 3D-WLP based MEMS 57 3.1.1 MEMS modules using 3D-WLP based MEMS 57 3.1.2 Integration concepts 58 3.2 Objective and requirements for the proposed 3D-WLP of MEMS 60 3.2.1 Boundary conditions 60 3.2.2 Technology concepts 63 3.3 Selected approaches for TSV implementation in MEMS 64 3.3.1 Via Last Technology 64 3.3.2 Via Middle technology 69 4 Development of process modules 75 4.1 Characterisation 75 4.2 TSV related etch processes 77 4.2.1 Equipment 77 4.2.2 Deep silicon etching 78 4.2.3 Etching of the buried dielectric layer 84 4.2.4 Patterning of TSV isolation liner – spacer etching 90 4.2.5 Summary 92 4.3 TSV isolation 93 4.3.1 Principle considerations 93 4.3.2 Experiment 95 4.3.3 Results 97 4.3.4 Summary 102 4.4 Metallisation of TSV and RDL 103 4.4.1 Plating base and experimental setup 103 4.4.2 Investigations related to the ECD process 106 4.4.3 Pattern plating 117 4.4.4 Summary 123 4.5 Wafer Level Bonding 124 4.5.1 Silicon direct bonding 124 4.5.2 Thermo-compression bonding by using ECD copper 128 4.5.3 Summary 134 4.6 Wafer thinning and TSV back side reveal 134 4.6.1 Thinning processes 134 4.6.2 TSV reveal processes 136 4.6.3 Summary 145 4.7 Under bump metallisation and solder bumps 146 5 Demonstrator design, fabrication and characterisation 149 5.1 Single wafer demonstrator for electrical test 149 5.1.1 Demonstrator design and test structure layout 149 5.1.2 Demonstrator fabrication 150 5.1.3 Electrical measurement 151 5.1.4 Summary 153 5.2 Via Last based TSV fabrication in the MEMS device wafer 153 5.2.1 Layout of the MEMS device with TSVs 153 5.2.2 Fabrication of TSVs and wafer thinning 154 5.2.3 Characterisation of the fabricated device 155 5.2.4 Summary 156 5.3 Via Last based cap-TSV for very thin MEMS devices 157 5.3.1 Design 157 5.3.2 Fabrication 158 5.3.3 Characterisation 161 5.3.4 Summary 162 5.4 Via Middle approach based on thinning after bonding 163 5.4.1 Design 163 5.4.2 Results and characterisation 164 5.4.3 Summary 166 6 Conclusion and outlook 167 Appendix A: Typical requirements on a MEMS package and its functions 171 Appendix B: Classification of packaging and system integration techniques 173 B.1 Packaging of electronic devices in general 173 B.2 Single Chip Packages 174 B.3 System integration 175 B.4 3D integration based on TSVs 180 Bibliography 183 List of figures 193 List of tables 199 Versicherung 201 Theses 203 Curriculum vitae 205 Own publications 207 / Im Bereich mobiler Elektronik, wie z.B. bei Smartphones, Smartcards oder in Kleidung integrierten Geräten ist ein Trend zu erkennen hinsichtlich steigender Funktionalität und Miniaturisierung. Bei dieser Entwicklung spielen Mikroelektromechanische Systeme (MEMS) eine entscheidende Rolle zur Realisierung neuer Funktionen, wie z.B. der Bewegungsdetektion. Die Anforderungen derartiger Bauteile zusammen mit dem begrenzten zur Verfügung stehenden Platz erfordern neuartige Technologien für die Aufbau- und Verbindungstechnick (engl. Packaging) der Bauteile. Das 3D-Wafer Level Packaging (3D-WLP) ermöglicht eine Lösung für eine miniaturisierte MEMS-Bauform unter Nutzung von Techniken wie dem Waferlevelbonden (WLB) und den Siliziumdurchkontaktierungen (TSV von engl. Through Silicon Via). Diese Technologie erhöht die effektive aktive Fläche des MEMS Bauteils durch die Reduzierung von Toträumen, welche für andere Ansätze wie der Drahtbond-Montage üblich sind. In der vorliegenden Arbeit wurden verschiedene Technologiekonzepte für den Aufbau von 3D-WLP für MEMS erarbeitet. Dabei lag der Fokus auf einer Kupfer-basierten Technologie sowie auf zwei prinzipiellen Varianten für die TSV-Implementierung. Dies umfasst den Via Middle Ansatz, welcher auf der TSV Herstellung auf einem separaten Kappenwafer beruht, sowie den Via Last Ansatz mit einer TSV Herstellung entweder im MEMS-Wafer oder im Kappenwafer. Für beide Varianten mit individuellen Herausforderungen wurden entsprechende Prozessmodule entwickelt. Beim Via Middle Ansatz ist die Wafer-bezogene Ätzratenhomogenität des Siliziumtiefenätzen entscheidend für das spätere Freilegen der TSVs von der Rückseite. Hier hat sich eine Reduzierung der TSV-Tiefe auf bis zu 80 μm vorteilhaft erwiesen insofern, das Kupfer-Thermokompressionsbonden (Cu-TKB) vor dem Abdünnen erfolgt. Zur Metallisierung der TSVs wurde ein Cu Galvanikprozess erarbeitet, welcher es ermöglicht gleichzeitig eine Umverdrahtungsebene sowie die Bondstrukturen für das Cu-TKB zu erzeugen. Beim Via Last Ansatz ist die TSV Isolation eine Herausforderung. Es wurden CVD (Chemische Dampfphasenabscheidung) Prozesse untersucht, wobei eine Kombination aus PE-TEOS und SA-TEOS sowie eine Parylene Beschichtung erfolgversprechende Ergebnisse liefern. Des Weiteren wurde eine Methode zur Erzeugung bondfähiger Oberflächen für das Siliziumdirektbonden erarbeitet, welche eine Nass-Vorbehandlung des MEMS umgeht. Ein realer MEMS-Beschleunigungssensor sowie Testaufbauten dienen zur Demonstration der Gesamtintegrationstechnologie sowie zur Charakterisierung elektrischer Parameter.:Bibliographische Beschreibung 3 Vorwort 13 List of symbols and abbreviations 15 1 Introduction 23 2 Fundamentals on MEMS and TSV based 3D integration 25 2.1 Micro Electro-Mechanical systems 25 2.1.1 Basic Definition 25 2.1.2 Silicon technologies for MEMS 26 2.1.3 MEMS packaging 29 2.2 3D integration based on TSVs 33 2.2.1 Overview 33 2.2.2 Basic processes for TSVs 34 2.2.3 Stacking and Bonding 47 2.2.4 Wafer thinning 48 2.3 TSV based MEMS packaging 50 2.3.1 MEMS-TSVs 50 2.3.2 3D-WLP for MEMS 52 3 Technology development for a 3D-WLP based MEMS 57 3.1 Target integration approach for 3D-WLP based MEMS 57 3.1.1 MEMS modules using 3D-WLP based MEMS 57 3.1.2 Integration concepts 58 3.2 Objective and requirements for the proposed 3D-WLP of MEMS 60 3.2.1 Boundary conditions 60 3.2.2 Technology concepts 63 3.3 Selected approaches for TSV implementation in MEMS 64 3.3.1 Via Last Technology 64 3.3.2 Via Middle technology 69 4 Development of process modules 75 4.1 Characterisation 75 4.2 TSV related etch processes 77 4.2.1 Equipment 77 4.2.2 Deep silicon etching 78 4.2.3 Etching of the buried dielectric layer 84 4.2.4 Patterning of TSV isolation liner – spacer etching 90 4.2.5 Summary 92 4.3 TSV isolation 93 4.3.1 Principle considerations 93 4.3.2 Experiment 95 4.3.3 Results 97 4.3.4 Summary 102 4.4 Metallisation of TSV and RDL 103 4.4.1 Plating base and experimental setup 103 4.4.2 Investigations related to the ECD process 106 4.4.3 Pattern plating 117 4.4.4 Summary 123 4.5 Wafer Level Bonding 124 4.5.1 Silicon direct bonding 124 4.5.2 Thermo-compression bonding by using ECD copper 128 4.5.3 Summary 134 4.6 Wafer thinning and TSV back side reveal 134 4.6.1 Thinning processes 134 4.6.2 TSV reveal processes 136 4.6.3 Summary 145 4.7 Under bump metallisation and solder bumps 146 5 Demonstrator design, fabrication and characterisation 149 5.1 Single wafer demonstrator for electrical test 149 5.1.1 Demonstrator design and test structure layout 149 5.1.2 Demonstrator fabrication 150 5.1.3 Electrical measurement 151 5.1.4 Summary 153 5.2 Via Last based TSV fabrication in the MEMS device wafer 153 5.2.1 Layout of the MEMS device with TSVs 153 5.2.2 Fabrication of TSVs and wafer thinning 154 5.2.3 Characterisation of the fabricated device 155 5.2.4 Summary 156 5.3 Via Last based cap-TSV for very thin MEMS devices 157 5.3.1 Design 157 5.3.2 Fabrication 158 5.3.3 Characterisation 161 5.3.4 Summary 162 5.4 Via Middle approach based on thinning after bonding 163 5.4.1 Design 163 5.4.2 Results and characterisation 164 5.4.3 Summary 166 6 Conclusion and outlook 167 Appendix A: Typical requirements on a MEMS package and its functions 171 Appendix B: Classification of packaging and system integration techniques 173 B.1 Packaging of electronic devices in general 173 B.2 Single Chip Packages 174 B.3 System integration 175 B.4 3D integration based on TSVs 180 Bibliography 183 List of figures 193 List of tables 199 Versicherung 201 Theses 203 Curriculum vitae 205 Own publications 207

Im Rahmen der vorliegenden Arbeit wurde der Einfluss der Korngröße und der Gefügestabilität auf die zyklische Plastizität von mikro- und submikrokristallinem Nickel, hergestellt durch ECAP und PED, untersucht. Zur Gefügecharakterisierung kamen verschiedene elektronenmikroskopische und röntgenographische Methoden zum Einsatz. Die Untersuchungen zur Gefügestabilität zeigten, dass (i) die Stabilität der Korn- und Substruktur bei der zyklischen Verformung empfindlich vom Gefüge im Ausgangszustand abhängt, (ii) generell die Tendenz zur Umwandlung der vorhandenen Substruktur in eine universelle ermüdungstypische Substruktur besteht, diese Transformation jedoch durch die lokale Gefügebeschaffenheit be- bzw. verhindert sein kann und (iii) zur Erklärung des Entfestigungsverhaltens der ECAP-Materialien sowohl die Transformation der Substruktur als auch die Vergröberung der Kornstruktur berücksichtigt werden müssen. Auf der Basis der Ergebnisse der vorliegenden Arbeit und unter Hinzunahme von Resultaten aus der Literatur lassen sich Schlussfolgerungen zum Einfluss der Korngröße auf die zyklische Plastizität in einem vier Größenordnungen umfassenden Korngrößenbereich ziehen. In grob- und feinkörnigem Nickel bilden sich bei der zyklischen Verformung ermüdungstypische Versetzungsstrukturen, deren Abmessungen kaum von der Korngröße abhängen. Der Versetzungslaufweg in diesen Materialien ist wesentlich kleiner als die Kornabmessungen. Dementsprechend besteht höchstens ein schwacher Einfluss der Korngröße auf das sich bei der Wechselverformung einstellende Spannungsniveau. Bei mikro- und submikrokristallinem Nickel, wo der Versetzungslaufweg in der Größenordung der Kornabmessungen liegt, wird ein deutlicher Umschlag bei der Versetzungsmusterbildung und dem zyklischen Verformungsverhalten beobachtet. In diesem Korngrößenbereich entstehen entweder qualitativ andere (D<DS1=5µm) oder keine Versetzungsstrukturen (D<DS2=1µm) und das Spannungsniveau steigt mit sinkender Korngröße entsprechend einer HALL-PETCH-Beziehung.