Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaire. / In this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks.

Selon l'Analyse stratégique de la gestion de l'environnement (ASGE), les « acteurs d'environnement » doivent obtenir des modifications dans les diverses pratiques qui ont des impacts effectifs, intentionnels ou non, sur l'environnement. Par ailleurs les « aménités naturelles», sont des ressources valorisables notamment par le tourisme. La thèse explore les conditions et les modalités possibles d'une alliance entre acteurs d'environnement et acteurs du tourisme rural, en faveur d'une meilleure gestion de ces aménités naturelles. Les approches du management et de la stratégie des organisations, des réseaux et de la collaboration, sont appliquées, dans des situations de type « territorial ». Trois études de cas montrent des ébauches de cette alliance à l'initiative d'acteurs d'environnement publics, avec mises en réseaux d'acteurs du tourisme favorables ; un autre cas, « polaire », montre comment des acteurs du tourisme (Union de CCI), peuvent développer une vision à la fois territoriale et managériale, qui fait une place aux aménités comme bien-support de la servuction touristique. La thèse propose un dispositif d'aide à la conception de stratégies d'alliance, en caractérisant l'alliance elle-même (forte ou faible), les acteurs concernés, les outils favorables (réseaux, chartes, marques

Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances

Dans ce travail, l'auteur a effectué une étude complète de la testabilité des Pla et a proposé, pour les trois classes de test (hors ligne, en ligne et unifie) des schémas de test dont la compatibilité avec les Plas optimisés a été étudiée

Il existe une voie nouvelle différente du schéma de calcul, par nature séquentiel de Von Neumann: celle du parallélisme massif. Nous proposons dans cette thèse une architecture régulière hautement parallèle basée sur un réseau de cellules asynchrones communiquant par messages. Chaque cellule exécute une tache simple et intégré un mécanisme de communication lui permettant d'échanger des informations avec n'importe quelle autre cellule du réseau. Cette architecture permet d'exécuter de manière efficace bon nombre d'algorithmes très parallèles. Nous avons étudié un accélérateur de simulation logique basé sur cette architecture cellulaire. Le principe est d'associer a chaque cellule du réseau un élément logique du circuit a simuler. Contrôlée par un système-hôte, la simulation se déroule en deux temps: initialisation des cellules du réseau puis exécution de l'algorithme reparti dans les cellules. Plusieurs algorithmes de simulation ainsi que différents modes de synchronisation sont présentés. La réalisation d'un circuit intégrant un réseau 2 x 2 et ses interfaces de communication est décrite. Enfin, une machine prototype de simulation logique basée sur ce circuit utilisant un ordinateur IBM PC/AT comme système-hôte est présenté

Le développement des techniques d'intégration permet de réaliser des circuits de 10**(5) a 10**(6) transistors et, dans un futur proche, des circuits encore plus complexes. Les problèmes de CAO deviennent donc de plus en plus ardus, comme la simulation logique ou le placement. Cette même évolution nous autorise a réaliser des machines parallèles très puissantes pour résoudre ces problèmes. Nous proposons l'architecture d'un réseau cellulaire asynchrone. Ce réseau, compose de nxn cellules dont chacune est physiquement connectée à ses quatre voisines, dispose d'un mécanisme de communication permettant l'acheminement de messages d'une cellule quelconque a n'importe quelle autre. Un circuit intégré, incluant un réseau de 2 x 2 cellules dédié à la simulation logique, a été réalisé. Utilisant cette architecture cellulaire nous avons développé un placeur, qui a partir d'une configuration initiale, minimise la longueur des connexions par échanges de paires. Nous avons aborde la manière dont le placement pourrait être amélioré par la méthode de recuit simule. Ces deux applications, différentes de l'architecture cellulaire, nous permettent de constater que beaucoup de parties sont communes aux deux circuits. Nous énonçons certaines règles de façon à rendre la conception plus rapide et plus sure

L'objet de cette étude est la conception d'une mémoire statique intégrée sur tranche (4.5 mbits). Cette mémoire réalisée à partir de cellules de 64kbits est tolérante aux défauts de fin de fabrication. Des éléments en réserve remplacent les éléments défectueux à l'aide des connexions du type grille flottante fets ou fusible et antifusible. Le travail de recherche a consisté:<br />-à étudier la faisabilité de cette mémoire<br />-à définir l'architecture d'une telle mémoire en tenant compte du rendement<br />-à définir une stratégie de test pour l'ensemble du circuit<br />-à étudier les dispositifs de connexion/déconnexion qui permettront de réaliser physiquement la mémoire finale -à développer des algorithmes de configuration qui détermineront les groupes de cellules en paquets de 256kbits. <br />Ce travail a été réalisé dans le cadre du projet Esprit-824. Un premier essai de fabrication a permis de caractériser les dispositifs de connexion. La mémoire de 4.5 mbits a été envoyée en fabrication fin 1987

Partant d'un jeu d'instructions spécifique à l'application (domaine des automatismes logiques), on propose une architecture permettant d'exécuter ledit jeu d'instructions et disposant de facilités de test en fin de conception et au cours de la vie du circuit. L'observabilité et la contrôlabilité du composant représentent une partie importante de l'étude. Après examen critique de plusieurs méthodes permettant de faciliter le test (en ligne et hors ligne) du circuit, un choix est réalisé afin d'intégrer dans l'architecture de ce dernier les dispositifs nécessaires à la mise en œuvre de certaines d'entre elles

Le projet CASCADE a pour objet l'étude et le développement d'un système intégré de CAO pour les circuits et systèmes logiques. Ce système comprend en particulier, et c'est le contexte de ce travail, un simulateur basé sur un langage de description multi-niveaux. Nous présentons d'abord une partie du travail réalisé : les mécanismes d'ordonnancement statique qui facilitent le séquencement de la simulation. Puis nous expliquons les mécanismes de simulations permettant de simuler un modèle hiérarchisé à l'aide de différents «modes de simulation». Ces mécanismes sont la base du simulateur multi-modes actuellement en fonctionnement au laboratoire ARTEMIS