Mémoire numérisé par la Division de la gestion de documents et des archives de l'Université de Montréal.

Depuis ces dernières années, les composants fortement submicroniques du commerce sont utilisés dans les équipements aéronautiques pour des applications spécifiées pour durer plusieurs décennies. Toutefois, ces composants sont destinés aux marchés de masse que représentent les secteurs de la micro informatique et des télécommunications et ne sont pas spécifiques au marché aéronautique. De ce fait, ces composants sont spécialement conçus pour des besoins dits de haute performance ou de basse consommation et pour lesquels la fiabilité n’est pas un critère prioritaire. Pour satisfaire ces marchés, une nouvelle génération technologique émerge tous les deux ans en imposant à chaque fois, une diminution des dimensions des métallisations BEOL ainsi que des transistors FEOL et/ou l’introduction de nouveaux matériaux. Ces modifications ont conduit à une aggravation des mécanismes de défaillance par usure pour les générations de composants fortement submicroniques, au point de ne plus satisfaire les spécifications en durée de vie des équipements aéronautiques. Cette étude s’attache donc à montrer l’impact que peuvent avoir la réduction des dimensions ainsi que la nature des matériaux, sur la durée de vie des technologies numériques CMOS 500 à 45 nm. Pour cela, les mécanismes de défaillances du circuit intégré ont été modélisés et étudiés au travers de trois applications aéronautiques. En complément, des tests de vieillissement de type HCI et NBTI pratiqués sur une SRAM de génération 90 nm ont permis de valider les prédictions. Enfin, les travaux aboutissent à une méthodologie de sélection de composants fortement submicroniques pour une application spécifique, en fonction de la technologie. / For some years, deep sub micron components have been used in aeronautic equipment for long term applications (generally few decades). However, these components are devoted to mass markets that are basically microcomputers and telecommunications and not especially to aeronautics. Hence, deep sub micron components are manufactured for high performance and low consumption needs and unfortunally, reliability is not the main concern. In order to supply these markets, a new generation of components generally arise every two years, introducing BEOL and FEOL scaling and/or new materials. As a consequence, these improvements have induced a lifetime degradation of devices that can threaten their use for longtime specifications of aeronautic equipement. This study points out the effects of scaling and material improvements on the lifetime degradation of CMOS integrated cicuits between the nodes 500-45 nm. To do so, silicon failure mechanisms have been modelised and investigated on three aeronautic applications. As a complement, some HCI and NBTI lifetests have been performed on 90 nm SRAM in order to validate previous lifetime predictions. Finally, this work leads to a methodology for the selection of deep sub micron components for a specific use, depending on the technology.

La détection d'impacts est une préoccupation majeure pour suivre l'intégrité d'une structure évoluant dans un environnement comportant des risques de collision. Ce travail consiste à développer une méthode d’identification d'impact applicable à une structure composite de grandes dimensions qui soit à la fois robuste, peu coûteuse en temps de calcul, et qui nécessite peu de capteurs. Dans un premier temps, la démarche a été de décrire l'image du point d'impact dans la réponse vibratoire par un vecteur de participations modales. L'idée a ensuite été d'introduire l'hypothèse d'existence d'une famille de modes discriminants permettant d'établir le lien bijectif entre les participations modales et le point d'impact. Une procédure d'estimation de ces participations modales à partir d'un unique point de mesure a été proposée. Dans un second temps, la démarche a été d'étendre la procédure à l'identification d'une loi décrivant les paramètres principaux d'une force d'impact. Des conditions portant sur les paramètres de mesure et les propriétés modales de la structure sont déterminées pour garantir la précision et la robustesse de l'identification. Ce travail a permis de développer une approche en rupture par rapport à l'état de l'art, en ce sens qu'elle ne nécessite, en théorie, qu'un seul point de mesures vibratoires pour identifier un impact. Des essais expérimentaux sur un pavillon d'A350 ont permis de valider cette approche sur une structure composite de grandes dimensions. / Many industrial structures operate in an environment with a high risk of collision. The detection of impacts and the assessment of their severity is a major preoccupation in Structural Health Monitoring. This work deals with the development of an impact identification technique that is applicable to a large composite structure, numerically robust and time efficient, and that requires a low number of sensors. The first step was to describe the image of the impact point in the vibration response as a modal participation vector. The idea was to introduce the existence of a discriminating modes familly to make a bijective link between the modal participations and the impact point. A least-squares procedure is developed to estimate those modal participations by measuring the vibration response of a single point on the structure. The second step was to extend the procedure to the identification of a parametric law representing the impact load history. Some conditions on measurement parameters and modal properties of the structure are identified to guarantee both the accuracy and the robustness of the procedure. The approach developed in this work is new regarding the state of the art: only one measurement point is considered for identifying an impact event. An experimental validation on an A350 crown panel indicates that the methodology is valid for large composite structures.

L’objectif du travail de thèse est d'œuvrer au développement et à l’application d’un modèle hydrologique intégré pré-existant (Pan et al., 2015; Weill et al., 2017) : Normally Integrated Model (NIM). La spécificité de ce modèle est d’intégrer l’équation d’écoulement souterrain 3D sur la direction perpendiculaire au substratum, de façon à se ramener à un problème en deux dimensions. Il en résulte un gain substantiel en termes de temps de simulation, et une économie du point de vue de l’espace mémoire requis. Dans le cadre de cette thèse, NIM a été entièrement recodé et optimisé. Un module de ruissellement 2-D a également été implémenté, ce qui a permis d’appliquer le modèle en situations réelles sur deux bassins versants distincts. En sus, la validité des simulations issues de NIM et l'efficacité du modèle en termes de temps de calcul ont été évaluées sur de nombreux cas tests synthétiques. / This works aims at contributing to the development and application of a pre-existing integrated hydrological model (Pan et al., 2015; Weill et al., 2017) : Normally Integrated Model (NIM). The specificity of this model is to perform an integration of the 3D groundwater flow equation over the direction perpendicular to the substratum of the aquifer, so that the problem becomes 2D. It results in a substantial gain both in calculation time and required memory. During this thesis, NIM has been fully rewritten and optimized. Besides, a 2D overland flow module has been implemented, which enabled to apply the model in real cases on two distinct watersheds. Furthermore, the validity of NIM simulations and their efficiency as regards computation times have been assessed on numerous synthetic test cases.

Dans cette thèse, nous analysons les vulnérabilités introduites par les infrastructures de test, comme les chaines de scan, utilisées dans les circuits intégrés digitaux dédiés à la cryptographie sur la sécurité d'un système. Nous développons de nouvelles attaques utilisant ces infrastructures et proposons des contre-mesures efficaces. L'insertion des chaînes de scan est la technique la plus utilisée pour assurer la testabilité des circuits numériques car elle permet d'obtenir d'excellents taux de couverture de fautes. Toutefois, pour les circuits intégrés à vocation cryptographique, les chaînes de scan peuvent être utilisées comme une porte dérobée pour accéder à des données secrètes, devenant ainsi une menace pour la sécurité de ces données. Nous commençons par décrire une série de nouvelles attaques qui exploitent les fuites d'informations sur des structures avancées de conception en vue du test telles que le compacteur de réponses, le masquage de valeur inconnues ou le scan partiel, par exemple. Au travers des attaques que nous proposons, nous montrons que ces structures ne protégent en rien les circuits à l'inverse de ce que certains travaux antérieurs ont prétendu. En ce qui concerne les contre-mesures, nous proposons trois nouvelles solutions. La première consiste à déplacer la comparaison entre réponses aux stimuli de test et réponses attenduesde l'équipement de test automatique vers le circuit lui-même. Cette solution entraine un surcoût de silicium négligeable, n'aucun impact sur la couverture de fautes. La deuxième contre-mesure viseà protéger le circuit contre tout accès non autorisé, par exemple au mode test du circuit, et d'assurer l'authentification du circuit. A cet effet, l'authentification mutuelle utilisant le protocole de Schnorr basé sur les courbes elliptiques est mis en oeuvre. Enfin, nous montronsque les contre-mesures algorithmiques agissant contre l'analyse différentielle peuvent être également utilisées pour se prémunir contre les attaques par chaine de scan. Parmi celles-ci on citera en particulier le masquage de point et le masquage de scalaire. / In this thesis, we firstly analyze the vulnerabilities induced by test infrastructures onto embedded secrecy in digital integrated circuits dedicated to cryptography. Then we propose new scan-based attacks and effective countermeasures. Scan chains insertion is the most used technique to ensure the testability of digital cores, providing high-fault coverage. However, for ICs dealing with secret information, scan chains can be used as back doors for accessing secret data, thus becominga threat to device's security. We start by describing a series of new attacks that exploit information leakage out of advanced Design-for-Testability structures such as response compaction, X-Masking and partial scan. Conversely to some previous works that proposed that these structures are immune to scan-based attacks, we show that our new attacks can reveal secret information that is embedded inside the chip boundaries. Regarding the countermeasures, we propose three new solutions. The first one moves the comparison between test responses and expected responses from the AutomaticTest Equipment to the chip. This solution has a negligible area overhead, no effect on fault coverage. The second countermeasure aims to protect the circuit against unauthorized access, for instance to the test mode, and also ensure the authentication of the circuit. For thatpurpose, mutual-authentication using Schnorr protocol on Elliptic Curves is implemented. As the last countermeasure, we propose that Differential Analysis Attacks algorithm-level countermeasures, suchas point-blinding and scalar-blinding can be reused to protect the circuit against scan-based attacks.

Selon l'Analyse stratégique de la gestion de l'environnement (ASGE), les « acteurs d'environnement » doivent obtenir des modifications dans les diverses pratiques qui ont des impacts effectifs, intentionnels ou non, sur l'environnement. Par ailleurs les « aménités naturelles», sont des ressources valorisables notamment par le tourisme. La thèse explore les conditions et les modalités possibles d'une alliance entre acteurs d'environnement et acteurs du tourisme rural, en faveur d'une meilleure gestion de ces aménités naturelles. Les approches du management et de la stratégie des organisations, des réseaux et de la collaboration, sont appliquées, dans des situations de type « territorial ». Trois études de cas montrent des ébauches de cette alliance à l'initiative d'acteurs d'environnement publics, avec mises en réseaux d'acteurs du tourisme favorables ; un autre cas, « polaire », montre comment des acteurs du tourisme (Union de CCI), peuvent développer une vision à la fois territoriale et managériale, qui fait une place aux aménités comme bien-support de la servuction touristique. La thèse propose un dispositif d'aide à la conception de stratégies d'alliance, en caractérisant l'alliance elle-même (forte ou faible), les acteurs concernés, les outils favorables (réseaux, chartes, marques

Cette thèse traite de la vérification en ligne, par des moyens matériels, du flot de contrôle d'un système a base de microprocesseur. Une technique de compaction est utilisée pour faciliter cette vérification (analyse de signature). La plupart des méthodes proposées jusqu'ici imposent une modification du programme d'application, afin d'introduire dans celui-ci des propriétés invariantes (la signature en chaque point de l'organigramme est indépendante des chemins préalablement parcourus). Les méthodes proposées ici, au contraire, ont comme caractéristique principale de ne pas modifier le programme vérifie et utilisent un dispositif de type processeur, disposant d'une mémoire locale, pour assurer l'invariance de la signature. Deux méthodes sont ainsi décrites. La première est facilement adaptable a différents microprocesseurs et présente une efficacité qui la place parmi les meilleures méthodes proposées jusqu'ici. La seconde methode a été dérivée de la première dans le but de diminuer la quantité d'informations nécessaire au test. Cette dernière methode a été implantée sur un prototype d'unité centrale d'automate programmable (avec la société télémécanique) et son efficacité a été évaluée par des expériences d'injection de fautes. Le cout d'implantation particulièrement faible dans le cas du prototype réalise peut permettre d'envisager une évolution de celui-ci vers un produit industriel

Cette thèse présente la conception et la réalisation en VLSI d'un processeur programmable pour une nouvelle architecture MIMD massivement parallèle, intermédiaire entre la connection machine et les hypercubes de processeurs 32 bits. Elle est composée d'une grille 2d de cellules asynchrones communiquant par échanges de messages. Chaque cellule intégré une partie de traitement qui consiste en un petit microprocesseur 8 bits dote d'une mémoire (données et programme), et une partie de routage permettant l'acheminement des messages. A l'issue de l'étude des différents problèmes de communication dans les machines parallèles, nous proposons un routeur original utilisant le principe du Wormhole, et permettant d'acheminer jusqu'à cinq messages en parallèle. Nous décrivons ensuite l'architecture de la partie de traitement, en partant de la définition du jeu d'instructions, du chemin de données et de la partie contrôle jusqu'à la conception au bas niveau. Un premier prototype d'un circuit VLSI de ce processeur a été réalise sur silicium et a permis d'obtenir les mesures des surfaces et des performances

Dans ce travail, l'auteur a effectué une étude complète de la testabilité des Pla et a proposé, pour les trois classes de test (hors ligne, en ligne et unifie) des schémas de test dont la compatibilité avec les Plas optimisés a été étudiée

Il existe une voie nouvelle différente du schéma de calcul, par nature séquentiel de Von Neumann: celle du parallélisme massif. Nous proposons dans cette thèse une architecture régulière hautement parallèle basée sur un réseau de cellules asynchrones communiquant par messages. Chaque cellule exécute une tache simple et intégré un mécanisme de communication lui permettant d'échanger des informations avec n'importe quelle autre cellule du réseau. Cette architecture permet d'exécuter de manière efficace bon nombre d'algorithmes très parallèles. Nous avons étudié un accélérateur de simulation logique basé sur cette architecture cellulaire. Le principe est d'associer a chaque cellule du réseau un élément logique du circuit a simuler. Contrôlée par un système-hôte, la simulation se déroule en deux temps: initialisation des cellules du réseau puis exécution de l'algorithme reparti dans les cellules. Plusieurs algorithmes de simulation ainsi que différents modes de synchronisation sont présentés. La réalisation d'un circuit intégrant un réseau 2 x 2 et ses interfaces de communication est décrite. Enfin, une machine prototype de simulation logique basée sur ce circuit utilisant un ordinateur IBM PC/AT comme système-hôte est présenté