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Sumario: 1- Introducción 2- Álgebra lineal y factorización LU de matrices 3- Clusters heterogéneos 4- Factorización LU en paralelo 5- Experimentación 6- Conclusiones Apéndice

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El presente trabajo de memoria tuvo el objetivo de realizar el desarrollo de una interfaz capaz de realizar el control de un bus I2C mediante el acceso a este desde una red Ethernet. El estudio de las posibles soluciones se centró en los principales requerimientos del sistema, los cuales fueron, el costo de la solución y la escalabilidad de este sistema, siendo capaz de llegar con la misma arquitectura a una velocidad de enlace de 1Gbps. Dicho estudio se realizó para una empresa de radiodifusión llamada Continental Lensa, la cual busca desarrollar una plataforma de conexión que logre ser incluida en sus equipos de radiodifusión como producto de valor agregado, con la finalidad de que la empresa obtenga una plataforma estándar para realizar el manejo de equipos remotamente a través de esta interfaz. Para la realización de este desarrollo, se escogió entre toda una gama de soluciones posibles, el uso de dispositivos semiconductores FPGA, en los cuales es posible producir la escalabilidad necesaria ya que existen núcleos capaces de operar a 1Gbps. El resultado de tal estudio, demostró que la mejor solución es aquella que consta de la utilización de un procesador embebido implementado en la lógica del dispositivo FPGA, el cual no produce costos extras por cada dispositivo nuevo realizado. En este dispositivo, además se integró un sistema operativo Open Source basado en Linux llamado uClinux sobre el cual se realizará cada uno de los programas. El controlador del bus I2C necesario se realiza mediante un núcleo de libre distribución, obtenido desde Internet, el cual es controlado desde el sistema operativo, con lo cual se muestra que es posible añadir nuevos periféricos a este sistema sin aumentar los costos de la solución y además se logra el control deseado. En cuanto a la interfaz WEB, fué desarrollada mediante Applets, de modo de poder tener un elemento, el cual pueda ser configurado gráficamente en la empresa y que pueda ser visto desde cualquier computador, previa instalación de la maquina virtual de Java, en el PC que permita la visualización de la aplicación. Posteriormente se analizó las tasas de transferencias que se pueden alcanzar con el sistema implementado y además se presenta una explicación acerca de todas las herramientas necesarias para la realización de este sistema. Como conclusión del desarrollo realizado, se obtuvo un sistema, capaz de producir una reducción de costos, teniendo una gama de posibilidades para su extensión, modificando la lógica implementada de acuerdo a las necesidades y requerimientos de la empresa, en la cual se trabajó.

[EN] The development of embedded systems in industrial sectors such as railway, aerospace and automotive are based on Critical Real-Time Embedded Systems (CRTES). These systems face new challenges and demand related to increase of dependability, intelligence, connectivity, cost-size-volume reduction and energy efficiency. In this last topic is where this thesis expects to have a higher contribution. The global energy consumption can be combined with others criteria such as schedulability, communication delays and control application correctness, which contribute to determine the dynamic code movement and on-line load balancing in a system. The main goal of this thesis is the development of mechanisms for the management and optimization of energy consumption. These mechanisms are presented in the context of a distributed real-time control system and from the perspective of control kernel middleware. Let's consider a dynamic environment where an embedded and networked system operates with the support of task migration and processor frequency scaling. Assuming that the system knows where and when it must allocate tasks, we must perform feasibility analyses when each task arrives and departs on the affected embedded units. This guarantees that the temporal requirements of the system will be accomplished during the task allocation phase or delegation of tasks. Additionally, a new processor speed (frequency scaling) should be also computed to enable the system to adapt itself to the new computational workload and reduce energy consumption. And in this last is where the proposed algorithms in this work have their higher relevance. Although some authors have carried out these two phases (feasibility analysis and frequency scaling computation) separately, these analyses are strongly related and in some cases can be performed together. In this thesis, we present novel algorithm that perform feasibility analyses and compute new processor static frequencies based on dynamic voltage and frequency scaling techniques (DVFS). The frequency obtained as result of applying the algorithm proposed is the minimum processor frequency that minimizes CPU energy consumption while guaranteeing the fulfilment of real-time system constraints. The algorithm uses fixed priority scheduling schemes with deadlines less than, or equal to, the period of the tasks. Other propose of this algorithm is the use on-line during the task allocation and processor speed assignment phases. In this work, the computation of the minimum static processor frequency is accompanied with the proposed the additional approaches for the dynamic optimization of the energy consumption. Dynamic algorithms are based on the reclamation of additional slack resulting from the early completions of tasks. These are then used to further reduce the processor frequency and save more energy. These algorithms are applied at run-time. The computation of these additional dynamic processor frequencies uses as reference the previous calculation of the minimum static processor frequency. Through extensive simulations, we evaluate the performance of this algorithm against other existing feasibility tests that have been adapted to compute the minimum processor frequency. This minimum frequency is computed in terms of energy consumption, acceptability ratio, and real computing costs. In addition, predictability in the execution and behaviour of the algorithms in relation to the continuing arrival of tasks is analysed. / [ES] El desarrollo de sistemas de cómputo en sectores industriales tales como el ferroviario, aeroespacial y automóvil está basado en Sistemas Empotrados Críticos de Tiempo Real (CRTES). Estos sistemas se enfrentan a nuevas demandas y exigencias relacionadas con el incremento de la fiabilidad, mayor inteligencia, conectividad, reducción del volumen, mejoras del rendimiento y eficiencia en el consumo energético. Y es en ese último aspecto donde esta tesis doctoral espera hacer su principal aportación. El criterio de consumo energético, combinado con otros criterios tales como planificabilidad, retardos de comunicación y estabilidad en aplicaciones de control, contribuyen a la determinación del movimiento de código y al balance de cargas en sistemas distribuidos. El objetivo principal de esta tesis es el desarrollo de mecanismos de gestión y optimización del consumo energético. Estos mecanismos se presentan como posibles funcionalidades en el marco del diseño de middlewares basados en el concepto de núcleo de control. El desarrollo de esta tesis considera un entorno dinámico donde sistemas CRTES, basados en soportes middleware y conectados a una red de comunicaciones, permiten llevar a cabo migraciones de tareas y modificaciones de la frecuencia del procesador en tiempo de ejecución. Suponiendo que el sistema distribuido conoce dónde y cuándo asignar las tareas entre las unidades de cómputo, es necesario realizar un análisis de factibilidad de la planificación en cada llegada y partida de tareas sobre los sistemas empotrados afectados. De esta forma, se garantiza que los requisitos temporales del sistema serán cumplidos durante la fase de re-asignación o distribución de tareas. Esto también implica que una nueva velocidad de procesador (escalamiento de frecuencia) deberá ser calculada para permitir una optimización energética y la adaptación del sistema a las nuevas condiciones de carga computacional. Y es en este punto en el que los algoritmos propuestos en esta tesis tiene su importancia. Aunque algunos autores han llevado a cabo estas dos fases (análisis de planificabilidad y cálculo del escalado de frecuencia) separadamente, estos análisis están fuertemente relacionados y en algunos casos pueden ser ejecutados de forma conjunta. En este trabajo de tesis se propone un algoritmo nuevo para el análisis de factibilidad de planificación y el cálculo de frecuencias estáticas de procesador basado en técnicas de escalamiento de frecuencia y voltaje dinámico (también conocido como DVFS). La frecuencia obtenida por este algoritmo es la frecuencia mínima que garantiza que si se usa de forma invariable en el procesador, se ahorrará la mayor energía posible y además se cumplirán todos los plazos de ejecución de las tareas del sistema. Este algoritmo utiliza un esquema de planificación por prioridades fijas con plazos de ejecución menor y/o igual que el periodo de las tareas. Uno de los propósitos de este algoritmo es su uso durante la ejecución del sistema, que permita gestionar adaptaciones de carga computacional y energética del procesador. El algoritmo para el cálculo de frecuencias estáticas de procesador, es complementado en esta tesis con la propuesta de métodos nuevos de optimización dinámica, que ajustan el consumo energético basado en las condiciones de carga de computo reales en cada instante. Estos métodos propuestos se utilizan en tiempo de ejecución de las tareas del sistema y se basan en la asignación de frecuencias dinámicas al procesador. Estas nuevas frecuencias utilizan como referencia el cálculo previo de la frecuencia estática. Los cambios de frecuencia dinámicos se suceden como respuesta a instantes ociosos de procesador debidos principalmente a terminaciones anticipadas de tareas. Para la evaluación de esta tesis se proponen un conjunto de simulaciones y experimentos que permiten comparar y valorar las contribuciones de esta tesis con respecto a otros al / [CAT] El desenvolupament de sistemes de còmput en sectors industrials com són el ferroviari, aeroespacial i automòbil està basat en Sistemes Embeguts Crítics de Temps Real (també coneguts per les sigles en anglès CRTES). Aquests sistemes s'enfronten a noves demandes i exigències relacionades amb l'increment de la fiabilitat, major intel·ligència, connectivitat, reducció del volum, millores de rendiment i eficiència en el consum energètic. És en aquest últim aspecte on aquesta tesi doctoral espera fer la seva principal aportació. El criteri de consum energètic, combinat amb altres criteris com ara planificabilitat, retards de comunicació i estabilitat en aplicacions de control, contribueixen a la determinació del moviment de codi i al balanç de càrregues en sistemes distribuïts. L'objectiu principal d'aquesta tesi és el desenvolupament de mecanismes de gestió i optimització del consum energètic. Aquests mecanismes es presenten com a possibles funcionalitats en el marc del disseny de middlewares basats en el concepte de nucli de control. El desenvolupament d'aquesta tesi considera un entorn dinàmic on sistemes CRTES basats en suport middleware i connectats a una xarxa de comunicacions, permeten dur a terme migracions de tasques i modificacions de la freqüència del processador en temps d'execució. Suposant que el sistema distribuït coneix on i quan assignar les tasques entre les unitats de còmput, cal fer un anàlisi de factibilitat de la planificació en cada arribada i sortida de tasques sobre els sistemes embeguts afectats. D'aquesta manera, es pot garantir que els requisits temporals del sistema seran complerts durant la fase de re-assignació o distribució de tasques. Això també implica que una velocitat de processador nova (escalament de freqüència) ha de ser calculada per permetre una optimització energètica i l'adaptació del sistema a les noves condicions de càrrega computacional. I és en aquest punt en el que els algoritmes proposats en aquesta tesi tenen la seva importància. Encara que alguns autors han dut a terme aquestes dues fases (l'anàlisi de planificabilitat i el càlcul de l'escalat de freqüència) separadament, aquestes anàlisis estan fortament relacionats i en alguns casos poden ser executats de forma conjunta. En aquest treball de tesi es proposa un algoritme nou per a l'anàlisi de factibilitat de planificació i el càlcul de freqüències estàtiques de processador basat en tècniques d'escalament de freqüència i voltatge dinàmic (també conegut com DVFS). La freqüència obtinguda per aquest algoritme és la freqüència mínima que garanteix que si es fa servir de forma invariable en el processador, s'estalviarà la major energia possible i a més a més es compliran tots els terminis d'execució de les tasques del sistema. Aquest algoritme utilitza un esquema de planificació per prioritats fixes amb terminis d'execució menors i/o iguals que el període de les tasques. Un dels propòsits d'aquest algoritme és el seu ús durant l'execució del sistema, que ha de permetre gestionar adaptacions de càrrega computacional i energètica del processador. L'algoritme de càlcul de freqüències estàtiques de processador, és complementat en aquesta tesi amb la proposta de mètodes nous d'optimització dinàmica, que ajusten el consum energètic basat en les condicions de càrregues de còmputs reals en cada instant. Aquests mètodes proposats s'utilitzen en temps d'execució de les tasques del sistema i es basen en l'assignació de freqüències dinàmiques al processador. Aquestes noves freqüències utilitzen com a referència el càlcul previ de la freqüència estàtica. Els canvis de freqüència dinàmics se succeeixen com a resposta a instants ociosos de processador deguts principalment a terminacions anticipades de tasques. Per a l'avaluació d'aquesta tesi es proposen un conjunt de simulacions i experiments que permeten comparar i valorar les contribucions / Coronel Parada, JO. (2016). Gestión de la carga dinámica de tareas de tiempo real con criterios de ahorro energético y su aplicación en el desarrollo de un middleware de control [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/62691 / TESIS

In this thesis, we consider an analog antenna combining architecture for a MIMO wireless transceiver, while pointing out its advantages with respect to the traditional MIMO architectures. In the first part of this work, we focus on the transceiver design, especially the calculation of the beamformers that must be applied at the RF. This analysis is performed in an OFDM system under different assumptions on the channel state information. As a result, several criteria and algorithms for the selection of the beamformers are proposed. In the second part, we address the FPGA design and implementation of a baseband processor for this architecture. This baseband processor is based on the standard IEEE 802.11a. Finally, some real-time tests of the implemented baseband processor are carried out both in stand-alone configuration and also with the whole physical layer setup. / En esta tesis consideramos una arquitectura de combinación analógica de antenas para una estación inalámbrica MIMO, señalando las ventajas de ésta con respecto a la arquitectura tradicional MIMO. En la primera parte de este trabajo analizamos el cálculo de los pesos que se deben aplicar en RF. Este análisis es realizado para un sistema OFDM bajo diferentes suposiciones sobre el conocimiento del canal en el transmisor. Como resultado, se ofrecen varios criterios y algoritmos para el cálculo de los pesos. La segunda parte se centra en el diseño y la implementación FPGA de un procesador banda base para esta arquitectura. Este procesador está basando en el estándar IEEE 802.11a. Finalmente se llevan a cabo algunos experimentos en tiempo-real del procesador banda base. Estos experimentos se han realizado tanto con el procesador aislado como integrado en el resto de la capa física del sistema.

En esta tesis se hacen contribuciones a la simulación interactiva de motores de reluctancia autoconmutados desde la perspectiva de la ingeniería concurrente.En primer lugar, después de una breve introducción histórica, se sitúa el motor de reluctancia autoconmutado (SRM) en el marco de los accionamientos eléctricos y se introducen los principios básicos de la ingeniería concurrente utilizando el prototipado rápido de accionamientos eléctricos.En segundo lugar se presenta la constitución del accionamiento con SRM y sus principios de funcionamiento. Se especifican los antecedentes en el modelado de los SRM y se presenta un tratamiento original de las curvas de magnetización.Seguidamente se trata la simulación de los accionamientos eléctricos desde la perspectiva de la ingeniería concurrente. Tras estudiar la evolución de la simulación (analógica, numérica, analógica digital, multidisciplinar, física, etc.), se muestran los procedimientos de la ingeniería concurrente que parten del modelado del accionamiento con SRM usando las técnicas SIL (Software In the Loop) que permiten escoger y ajustar los controles más adecuados usando un prototipo virtual del accionamiento y que integra los procedimientos utilizados en las técnicas HIL (hardware in the loop), concretándose todo ello en una plataforma digital para el desarrollo de los accionamientos con SRM.A continuación se procede, después de hacer una descripción general del accionamiento programado, a detallar los programas utilizados en la simulación interactiva de los diferentes componentes (convertidor estático, detectores de posición, sensores de corriente, cargas, etc) del accionamiento completo con SRM, considerando diferentes estrategias de control (pulso único, control de corriente mediante histéresis y PWM) y condiciones de funcionamiento (régimen permanente, transitorios y faltas).Posteriormente, se diseña una plataforma para el desarrollo de accionamientos con SRM en tiempo real mediante un entorno de prototipado rápido. Esta plataforma es flexible modular y robusta permitiendo; configurar distintas topologías del convertidor, implementar distintas estrategias de control en tiempo real tanto para el convertidor como para el accionamiento, evitando los problemas habituales de prueba y ajuste, que tanto tiempo hacen perder en el diseño convencional de accionamientos, para centrar la atención y los esfuerzos en los conceptos y aspectos clave de los accionamientos con SRM.Una vez construida la plataforma de desarrollo, esta se utiliza para contrastar y validar los resultados obtenidos mediante la simulación SIL, constatándose además la capacidad de la plataforma para el desarrollo de accionamientos de SRM, así como sus ventajas para la enseñanza e investigación en este tipo de accionamientos. Finalmente, se enumeran las aportaciones realizadas, se presentan las conclusiones finales y se describen futuras líneas de investigación. / In this thesis, contributions are made to the interactive simulation of switched reluctance motors (SRMs) from the perspective of concurrent engineering.Firstly, after a brief introduction to the history of switched reluctance motors (SRMs), they are placed in the context of electric drives. The basic principles of concurrent engineering are then described by means of the rapid prototyping of electric drives.Secondly, the design of drives using SRMs and the principles behind their operation are presented. An overview of SRM modeling is given and an original treatment of magnetization curves is presented.Subsequently, the simulation of electric drives from the perspective of concurrent engineering is carried out. After a study of how simulation (analogical, numerical, analogical-digital, multidisciplinary and physical) has evolved, the procedures of concurrent engineering are demonstrated. The procedures start out by modeling drives with SRMs using SIL (software-in-the-loop) techniques. This makes it possible to choose and to fit the most suitable controls by using a virtual prototype of the drive and integrating the procedures used in HIL (hardware-in-the-loop) techniques. The final outcome is a digital platform for the development of drives using SRMs.After a general description of the drive, the programs used in the interactive simulation of the components (static converters, position detectors, current sensors, loads, etc.) of the complete drive with an SRM are described. Various strategies ranging from control (single pulse, control of current by means of hysteresis and PWM) to conditions of operation (permanent, transitory and faulty schemes) are also considered.A platform for the development of drives using SRMs in real time by means of rapid prototyping is designed. This platform is flexible, modular and robust, which makes it possible to configure different topologies for the converter and to implement different control strategies in real time for the converter and the drive. This avoids the habitual problems of testing and adjusting, which take up a great deal of time in conventional drive design, thus making it possible to focus on the drive's conceptual features.Once the development platform has been built, it is used to validate the results obtained by means of SIL simulation. The platform's capacity to contribute to the development of SRM drives and its advantages for teaching and research in this particular field are demonstrated.Finally, all the original contributions are put forward, the conclusions are presented and future lines of research are described.

[EN] Incorporating error detection mechanisms is a key element in the design of fault tolerant systems. For many of those systems the detection of an error (whether temporary or permanent) triggers a bunch of actions or activation of elements pursuing any of these objectives: continuation of the system operation despite the error, system recovery, system stop into a safe state, etc. Objectives ultimately intended to improve the characteristics of reliability, security, and availability, among others, of the system in question. One of these error detection elements is a watchdog processor; it is responsible to monitor the system processor and check that no errors occur during the program execution. The main drawback of the existing proposals in this regard and that prevents a more widespread use of them is the loss of performance and the increased memory consumption suffered by the monitored system. In this PhD a new technique to embed signatures is proposed. The technique is called ISIS - Interleaved Signature Instruction Stream - and it embeds the watchdog signatures interspersed with the original program instructions in the memory. With this technique it is a separate element of the system processor (a watchdog processor as such) who carries out the operations to detect errors. Although signatures are mixed with program instructions, and unlike previous proposals, the main system processor is not involved neither in the recovery of these signatures from memory nor in the corresponding calculations, reducing the performance loss. A novel technique is also proposed that enables the watchdog processor verification of the structural integrity of the monitored program checking the jump addresses used. This jump address processing technique comes to largely solve the problem of verifying a jump to a new program area when there are multiple possible valid destinations of the jump. This problem did not have an adequate solution so far, and although the proposal made here can not solve every possible jump scenario it enables the inclusion of a large number of them into the set verifiable jumps. The theoretical ISIS proposal and its error detection mechanisms are complemented by the contribution of a complete system (processor, watchdog processor, cache memory, etc.) based on ISIS which incorporates the detection mechanisms proposed here. This system has been called HORUS, and is developed in the synthesizable subset of the VHDL language, so it is possible not only to simulate the behavior of the system at the occurrence of a fault and analyze its evolution from it but it is also possible to program a programmable logic device like an FPGA for its inclusion in a real system. To program the HORUS system in this PhD a modified version of the gcc compiler has been developed which includes the generation of signatures for the watchdog processor as an integral part of the process to create the executable program (compilation, assembly, and link) from a source code written in the C language. Finally, another work developed in this PhD is the development of FIASCO (Fault Injection Aid Software Components), a set of scripts using the Tcl/Tk language that allow the injection of a fault during the simulation of HORUS in order to study its behavior and its ability to detect subsequent errors. With FIASCO it is possible to perform hundreds or thousands of simulations in a distributed system environment to reduce the time required to collect the data from large-scale injection campaigns. Results show that a system using the techniques proposed here is able to detect errors during the execution of a program with a minimum loss of performance, and that the penalty in memory consumption when using a watchdog processor is similar to previous proposals. / [ES] La incorporación de mecanismos de detección de errores es un elemento fundamental en el diseño de sistemas tolerantes a fallos en los que, en muchos casos, la detección de un error (ya sea transitorio o permanente) es el punto de partida que desencadena toda una serie de acciones o activación de elementos que persiguen alguno de estos objetivos: la continuación de las operaciones del sistema a pesar del error, la recuperación del mismo, la parada de sus operaciones llevando al sistema a un estado seguro, etc. Objetivos, en definitiva, que pretenden la mejora de las características de fiabilidad, seguridad y disponibilidad, entre otros, del sistema en cuestión. Uno de estos elementos de detección de errores es un procesador de guardia; su trabajo consiste en monitorizar al procesador del sistema y comprobar que no se producen errores durante la ejecución del programa. El principal inconveniente de las propuestas existentes a este respecto y que impiden una mayor difusión de su uso es la pérdida de prestaciones y el aumento de consumo de memoria que sufre el sistema monitorizado. En este trabajo se propone una nueva técnica de empotrado de firmas (ISIS -Interleaved Signature Instruction Stream) intercaladas dentro del espacio de la memoria del programa. Con ella un elemento separado del procesador del sistema realiza las operaciones encaminadas a detectar los errores. A pesar de que las firmas se encuentran mezcladas con las instrucciones del programa que está ejecutando, y a diferencia de las propuestas previas, el procesador principal del sistema no se involucra ni en la recuperación de las firmas ni en las operaciones de cálculo correspondientes, lo que reduce la pérdida de prestaciones. También se propone una novedosa técnica para que el procesador de guardia pueda verificar la integridad estructural del programa que monitoriza comprobando las direcciones de salto empleadas. Esta técnica de procesado de las direcciones de salto viene a resolver en gran medida el problema de la comprobación de un salto a una nueva zona del programa cuando existen múltiples posibles destinos válidos. Este problema no tenía una solución adecuada hasta el momento, y aunque la propuesta que aquí se hace no consigue resolver todos los posibles escenarios de salto sí permite incorporar un buen números de ellos al conjunto de saltos verificables. ISIS y sus mecanismos de detección de errores se complementan con la aportación de un sistema completo (procesador, procesador de guardia, memoria caché, etc.) basado en ISIS denominado HORUS. Está desarrollado en lenguaje VHDL sintetizable, de manera que es posible tanto simular el comportamiento del sistema ante la aparición de un fallo y analizar su evolución a partir de éste como programar un dispositivo lógico programable tipo FPGA para su inclusión en un sistema real. Para programar el sistema HORUS se ha desarrollado una versión modificada del compilador gcc que incluye la generación de las firmas de referencia para el procesador de guardia como parte del proceso de creación del programa ejecutable a partir de código fuente escrito en lenguaje C. Finalmente, otro trabajo desarrollado en esta tesis es el desarrollo de FIASCO (Fault Injection Aid Software COmponents), un conjunto de scripts en lenguaje Tcl/Tk que permiten la inyección de un fallo durante la simulación de HORUS con el objetivo de estudiar su comportamiento y su capacidad para detectar los errores subsiguientes. Con FIASCO es posible lanzar cientos o miles de simulaciones en un entorno distribuido para reducir el tiempo necesario para obtener los datos de campañas de inyección a gran escala. Los resultados demuestran que un sistema que utilice las técnicas que aquí se proponen es capaz de detectar errores durante la ejecución del programa con una mínima pérdida de prestaciones, y que la penalización en el consumo de memoria al usar un procesador de guardia es similar a la de las propu / [CAT] La incorporació de mecanismes de detecció d'errors és un element fonamental en el disseny de sistemes tolerants a fallades. En aquests sistemes la detecció d'un error, tant transitori com permanent, sovint significa l'inici d'una sèrie d'accions o activació d'elements per assolir algun del objectius següents: mantenir les operacions del sistema malgrat l'error, la recuperació del sistema, aturar les operacions situant el sistema en un estat segur, etc. Aquests objectius pretenen, fonamentalment, millorar les característiques de fiabilitat, seguretat i disponibilitat del sistema. El processador de guarda és un dels elements emprats per a la detecció d'errors. El seu treball consisteix en monitoritzar el processador del sistema i comprovar que no es produeixen error durant l'execució de les instruccions. Els principals inconvenients de l'ús del processadors de guarda és la pèrdua de prestacions i l'increment de les necessitats de memòria del sistema que monitoritza, per la qual cossa la seva utilització no està molt generalitzada. En aquest treball es proposa una nova tècnica de encastat de signatures (ISIS - Interleaved Signature Instruction Stream) intercalant-les en l'espai de memòria del programa. D'aquesta manera és possible que un element extern al processador realitze les operacions dirigides a detectar els errors, i al mateix temps permet que el processador execute el programa original sense tenir que processar les signatures, encara que aquestes es troben barrejades amb les instruccions del programa que s'està executant. També es proposa en aquest treball una nova tècnica que permet al processador de guarda verificar la integritat estructural del programa en execució. Aquesta verificació permet resoldre el problema de com comprovar que, al executar el processador un salt a una nova zona del programa, el salt es realitza a una de les possibles destinacions que són vàlides. Fins el moment no hi havia una solució adequada per a aquest problema i encara que la tècnica presentada no resol tots el cassos possibles, sí afegeix un bon nombre de salts al conjunt de salts verificables. Les tècniques presentades es reforcen amb l'aportació d'un sistema complet (processador, processador de guarda, memòria cache, etc.) basat en ISIS i que incorpora els mecanismes de detecció que es proposen en aquest treball. A aquest sistema se li ha donat el nom de HORUS, i està desenvolupat en llenguatge VHDL sintetitzable, la qual cosa permet no tan sols simular el seu comportament davant la aparició d'un error i analitzar la seva evolució, sinó també programar-lo en un dispositiu FPGA per incloure'l en un sistema real. Per poder programar el sistema HORUS s'ha desenvolupat una versió modificada del compilador gcc. Aquesta versió del compilador inclou la generació de les signatures de referència per al processador de guarda com part del procés de creació del programa executable (compilació, assemblat i enllaçat) des del codi font en llenguatge C. Finalment en aquesta tesis s'ha desenvolupat un altre treball anomenat FIASCO (Fault Injection Aid Software COmponents), un conjunt d'scripts en llenguatge Tcl/Tk que permeten injectar fallades durant la simulació del funcionament d'HORUS per estudiar la seua capacitat de detectar els errors i el seu comportament posterior. Amb FIASCO és possible llançar centenars o milers de simulacions en entorns distribuïts per reduir el temps necessari per obtenir les dades d'una campanya d'injecció de fallades de grans proporcions. Els resultats obtinguts demostren que un sistema que utilitza les tècniques descrites és capaç de detectar errors durant l'execució del programa amb una pèrdua mínima de prestacions, i amb un requeriments de memòria similars als de les propostes anteriors. / Rodríguez Ballester, F. (2016). Detección concurrente de errores en el flujo de ejecución de un procesador [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/63254 / TESIS

Introducción: En los últimos años, los patrones alimenticios de la población han cambiado tanto en países desarrollados como en los de vías de desarrollo. Esto debido a la urbanización y globalización de los mercados, y por consiguiente, ha causado el reemplazo de los alimentos tradicionales o mínimamente procesados por alimentos ultraprocesados en la dieta diaria. Incluso, se ha evidenciado que uno de los medios más convenientes para la adquisición de estos productos son las máquinas expendedoras. Objetivo: Explorar los motivos de consumo de productos ultraprocesados en máquinas expendedoras en estudiantes de una universidad privada en Lima.  Método: Es un estudio cualitativo de diseño fenomenológico. Se realizaron 40 listados libres, 18 entrevistas a profundidad y 2 grupos focales a universitarios mayores de 18 años utilizando guías de preguntas. La muestra fue de 66 personas seleccionadas por conveniencia hasta llegar al punto de saturación.  Resultados: El producto más consumido de las máquinas expendedoras fueron las papas fritas picantes. Los motivos de consumo de productos ultraprocesados en máquinas expendedoras fueron el sabor, horario académico, la cercanía, la accesibilidad, el precio, la facilidad y rapidez. También, se evidenció que el estado de ánimo, como estrés, ansiedad, tristeza y depresión influye en el proceso de compra de estos productos.  Conclusión: A pesar de que los estudiantes saben y conocen que los productos ultraprocesados son perjudiciales para la salud los siguen consumiendo principalmente por el sabor, horario académico, el precio, la accesibilidad y la rapidez hacia ellos. / Introduction: Currently, the eating patterns of the population have changed both in changed countries and on development paths. This is due to the urbanization and globalization of markets, and as far as it is concerned, it has the replacement of traditional or minimally processed foods with ultra-processed foods in the daily diet. In addition, it has been shown that one of the most convenient means of acquiring these products is vending machines. Objective: Exploring the reasons for consuming ultra-processed products in vending machines in students from a private university in Lima. Methods: A qualitative study of phenomenological design. We were used 40 free guides, 18 in-depth interviews and 2 focus groups for university students over 18 using question guides. The sample was 66 people selected for convenience until reaching the saturation point. Results: The most consumed product of vending machines was spicy potato chips. The reasons for consuming ultra-processed products in vending machines were the taste, academic hours, proximity, accessibility, price, ease and speed. Also, it is evident that mood, such as stress, anxiety, sadness and depression influence the purchasing process of these products. Conclusion: Although the students know and have to receive the ultra-processed products, they are harmful to health, those who continue consuming mainly due to the taste, the academic schedule, the price, the accessibility and the speed towards them. / Tesis

Cache coherence protocols based on tokens can provide low latency without relying on non-scalable interconnects thanks to the use of efficient requests that are unordered. However, when these unordered requests contend for the same memory block, they may cause protocols races. To resolve the races and ensure the completion of all the cache misses, token protocols use a starvation prevention mechanism that is inefficient and non-scalable in terms of required storage structures and generated traffic. Besides, token protocols use non-silent invalidations which increase the latency of write misses proportionally to the system size. All these problems make token protocols non-scalable. To overcome the main problems of token protocols and increase their scalability, we propose a new starvation prevention mechanism named Priority Requests. This mechanism resolves contention by an efficient, elegant, and flexible method based on ordered requests. Furthermore, thanks to Priority Requests, efficient techniques can be applied to limit the storage requirements of the starvation prevention mechanism, to reduce the total traffic generated for managing protocol races, and to reduce the latency of write misses. Thus, the main problems of token protocols can be solved, which, in turn, contributes to wide their efficiency and scalability. / Cuesta Sáez, BA. (2009). Efficient techniques to provide scalability for token-based cache coherence protocols [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/6024 / Palancia