Les travaux présentés dans cette thèse portent sur la modélisation et la simulation d'un microsystème multidisciplinaire composé de dispositifs qui sont conçus dans des domaines différents: électromécanique, électronique analogique et numérique, et électrochimique. <br />L'objectif est de proposer des prototypes virtuels d'un microsystème dit autonome. Ce microsystème permet de générer à partir de vibrations mécaniques, une énergie électrique qui sert à alimenter tout le dispositif, et le rendre électriquement indépendant.<br />Une méthode de modélisation collaborative sous l'environnement MATLAB/Simulink est proposée afin d'étudier le comportement du microsystème. Ceci est réalisé à différents niveaux de détails en se basant sur deux approches de simulations. La première permet de vérifier le comportement du prototype virtuel dans un même environnement et de le valider par simulation globale. La deuxième approche consiste à simuler le système complet en faisant appel à l'interface de cosimulation avec le langage VHDL sous ModelSim. <br />Les résultats de simulation confrontés aux mesures effectuées sur le prototype physique ont montré la fiabilité de la méthode proposée.

Les travaux présentés dans cette thèse portent sur la modélisation et la simulation d'un microsystème multidisciplinaire composé de dispositifs qui sont conçus dans des domaines différents: électromécanique, électronique analogique et numérique, et électrochimique. L'objectif est de proposer des prototypes virtuels d'un microsystème dit autonome. Ce microsystème permet de générer à partir de vibrations mécaniques, une énergie électrique qui sert à alimenter tout le dispositif, et le rendre électriquement indépendant. Une méthode de modélisation collaborative sous l'environnement MATLAB/Simulink est proposée afin d'étudier le comportement du microsystème. Ceci est réalisé à différents niveaux de détails en se basant sur deux approches de simulations. La première permet de vérifier le comportement du prototype virtuel dans un même environnement et de le valider par simulation globale. La deuxième approche consiste à simuler le système complet en faisant appel à l'interface de cosimulation avec le langage VHDL sous ModelSim. Les résultats de simulation confrontés aux mesures effectuées sur le prototype physique ont montré la fiabilité de la méthode proposée.

Le Groupe de recherche en appareillage médical de Sherbrooke possède une expertise unique dans la conception de scanners à tomographie d’émission par positrons. Le fonctionnement de la tomographie d’émission par positrons repose sur la détection de photons d’annihilation colinéaires par un agencement de cristaux scintillateurs, photodétecteurs, convertisseurs temps-numérique et électronique de traitement. Une partie du groupe de recherche s’oriente vers l’utilisation des matrices de photodiodes à avalanches opérées en mode Geiger, afin d’obtenir une meilleure résolution temporelle du système et un seuil de détection plus faible que les générations précédentes,ce qui permet de détecter les premiers photons émis par le cristal scintillateur. Le convertisseur temps-numérique (TDC) développé se veut un bloc polyvalent et réutilisable mesurant des intervalles de temps avec grande précision. Son développement cible des applications de détection monophotoniques avec estampilles temporelles comme la tomographie optique dffuse, les caméras 3D ou la tomographie d’émission par positrons. Il s’intègre ici dans un circuit intégré en CMOS 130 nm assemblé verticalement avec plusieurs gaufres et dédié à la détection en tomographie d’émission par positron. La méthodologie de conception du convertisseur temps-numérique s’inspire d’une approche en signaux mixtes avec suprématie du numérique. En simulation, le TDC développé arbore une résolution de 14,5 ps, une non-linéarité différentielle de 1 bits de poids faible, une non-linéarité intégrale de 2,2 bits de poids faible, une fréquence de conversion de 11,1 millions d’échantillons par seconde, une plage dynamique de 5 ns, une puissance moyenne consommée en moyenne de 4,5 mW et une taille de 0,029 mm². Un mécanisme pour améliorer la résolution du TDC a été intégré dans un exemplaire du TDC. Son utilisation a permis d’obtenir une résolution de 12,6 ps sur un exemplaire du circuit fabriqué. Ces travaux ont permis d’explorer l’architecture en oscillateur vernier avec anneaux et d’en faire ressortir plus clairement les avantages, les inconvénients et les écueils à surveiller lors de la conception.

L'objectif de ces travaux de thèse est de proposer une méthodologie de modélisation multi-niveaux d'un microsystème autonome. Pour atteindre cet objectif, nous avons fourni une bibliothèque de modèles implémentés en VHDL-AMS et en SPICE pour différents blocs d'un nœud de réseaux de capteurs sans fils. Ces blocs appartiennent à différents domaines de la physique. Le premier modèle est celui d'un microgénérateur piézoélectrique qui récupère de l'énergie mécanique et la convertit en énergie électrique pour alimenter le reste du système. Le deuxième modèle est celui d'une batterie Li-Ion utilisée pour stocker cette énergie. Ce dernier a été fourni et validé sous différents profils de charge, de décharge et pour des températures différentes. Une bibliothèque de modèles VHDL-AMS et SPICE a également été fournie pour le bloc de gestion d'énergie. Deux niveaux d'abstraction ont été considérés pour ce bloc : un niveau indépendant de la technologie et un autre relié à la technologie CMOS 130 nm de STMicroelectronics. Dans le dernier chapitre, des simulations globales et multi-abstractions ayant pour but de donner un aperçu des possibilités offertes par cette méthodologie ont été présentées. Par ailleurs, des comparaisons avec des résultats expérimentaux, ont été proposées tout au long de ce travail.

Les systèmes sur puces intègrent aujourd'hui sur le même substrat des parties analogiques et des unités de traitement numérique. Tandis que la complexité de ces systèmes s'accroissait, leur temps de mise sur le marché se réduisait. Une conception descendante globale et coordonnée du système est devenue indispensable de façon à tenir compte des interactions entre les parties analogiques et les partis numériques dès le début du développement. Dans le but de répondre à ce besoin, cette thèse expose un processus de raffinement progressif et méthodique des parties analogiques, comparable à ce qui existe pour le raffinement des parties numériques. L'attention a été plus particulièrement portée sur la définition des niveaux analogiques les plus abstraits et à la mise en correspondance des niveaux d'abstraction entre parties analogiques et numériques. La cohérence du raffinement analogique exige de détecter le niveau d'abstraction à partir duquel l'utilisation d'un modèle trop idéalisé conduit à des comportements irréalistes et par conséquent d'identifier l'étape du raffinement à partir de laquelle les limitations et les non linéarités aux conséquences les plus fortes sur le comportement doivent être introduites. Cette étape peut être d'un niveau d'abstraction élevé. Le choix du style de modélisation le mieux adapté à chaque niveau d'abstraction est crucial pour atteindre le meilleur compromis entre vitesse de simulation et précision. Les styles de modélisations possibles à chaque niveau ont été examinés de façon à évaluer leur impact sur la simulation. Les différents modèles de calcul de SystemC-AMS ont été catégorisés dans cet objectif. Les temps de simulation obtenus avec SystemC-AMS ont été comparés avec Matlab Simulink. L'interface entre les modèles issus de l'exploration d'architecture, encore assez abstraits, et les modèles plus fin requis pour l'implémentation, est une question qui reste entière. Une bibliothèque de composants électroniques complexes décrits en SystemC-AMS avec le modèle de calcul le plus précis (modélisation ELN) pourrait être une voie pour réussir une telle interface. Afin d'illustrer ce que pourrait être un élément d'une telle bibliothèque et ainsi démontrer la faisabilité du concept, un modèle d'amplificateur opérationnel a été élaboré de façon à être suffisamment détaillé pour prendre en compte la saturation de la tension de sortie et la vitesse de balayage finie, tout en gardant un niveau d'abstraction suffisamment élevé pour rester indépendant de toute hypothèse sur la structure interne de l'amplificateur ou la technologie à employer.

Les stations de base à petite échelle (picocellules et femtocellules) seront un des leviers principaux qui permettront d'atteindre l'objectif 1000X, objectif fixé par les grands acteurs du domaine des télécommunications visant à augmenter la capacité des réseaux mobiles sans fil 5G d'un facteur 1000 par rapport aux réseaux 4G. Dans ce type de réseau, l'amplificateur de puissance (PA) est responsable de la majorité de la consommation de puissance de la station de base. Pour minimiser sa consommation de puissance, le PA est polarisé proche de sont point de compression mais avec l'augmentation des largeurs de bande, ce dernier subit des effets de mémoire accrus qui viennent s'ajouter aux problèmes classiques de non-linéarités. Les systèmes de prédistorsion numérique (DPD), et analogique/RF(ARFPD) peuvent être utilisés pour améliorer le compromis linéarité / efficacité des PAs. Cependant pour les pico-cellules et femto-cellules utilisées dans le standard 5G, les prédistorseurs conventionnels ne sont adaptés pour des raisons de complexité et de consommation de puissance.Le modèle "Memory Polynomilal" (MP) est l'un des modèles de prédistorsion les plus attractifs pour modéliser les PAs, fournissant des performances intéressantes avec peu de coefficients. Cependant, la précision de ce modèle se dégrade pour les signaux large bance. Pour palier ce problème, nous proposons un nouveau modèle, le FIR-MP qui combine un filtre FIR au modèle MP classique. Pour valider et quantifier la précision du modèle proposé, nous avons effectué des simulations avec un modèle extrait par mesure de l'amplificateur sur étagère ADL5606 (GaAs 1W HBT PA). Les résultats de ces simulations présentent des améliorations du taux de fuite des canaux adjacents (ACLR) de 7,2 dB et 15,6 dB, respectivement, pour des signaux à 20 MHz et 80 MHz par rapport au modèle MP classique. Le FIR-MP a été également synthétisé en technologie CMOS FDSOI 28 nm. Les résultats de la synthèse ont donné une puissance globale de 9,18 mW and 116,2 mW, respectivement, pour les signaux de 20 MHz and 80 MHz.Basé sur le modèle proposé de FIR-MP, une nouvelle approche à signaux mixtes pour linéariser les PAs a été aussi étudiée. En fait, le filtre numérique FIR améliore la performance de correction de la mémoire sans aucune expansion de la bande passante et la linéarisation en bande de base permet d'éviter l'utilisation de composants RF dans la linéariseur. Ainsi, les contraintes en bande passante requises pour le DAC, les filtres de reconstruction et les blocs RF de l'émetteur sont relâchées comparés aux techniques conventionnelles de linéarisation numériques et RF. Nous avons ainsi étudié l'impact des diverses non-idéalités en utilisant un signal modulé à 80 MHz afin de dériver les exigences pour la mise en œuvre du circuit. Les simulations ont montré qu'une résolution de 8 bits pour les coefficients et un SNR de 60 dB sont nécessaires pour atteindre un ACLR1 supérieur à 45 dBc. Ces résultats constituent un premier signe favorable dans l'optique d'une implémentation matérielle de la solution proposée, étape indispensable pour évaluer précisément sa consommation de puissance et sa complexité pour pouvoir la comparer à l'état de l'art des linéariseurs. / Small-cell base stations (picocells and femtocells) handling high bandwidths (> 100 MHz) will play a vital role in realizing the 1000X network capacity objective of the future 5G wireless networks. Power Amplifier (PA) consumes the majority of the base station power, whose linearity comes at the cost of efficiency. With the increase in bandwidths, PA also suffers from increased memory effects. Digital predistortion (DPD) and analog RF predistortion (ARFPD) tries to solve the linearity/efficiency trade-off. In the context of 5G small-cell base stations, the use of conventional predistorters becomes prohibitively power-hungry.Memory polynomial (MP) model is one of the most attractive predistortion models, providing significant performance with very few coefficients. We propose a novel FIR memory polynomial (FIR-MP) model which significantly augments the performance of the conventional memory polynomial predistorter. Simulations with models extracted on ADL5606 which is a 1 W GaAs HBT PA show improvements in adjacent channel leakage ratio (ACLR) of 7.2 dB and 15.6 dB, respectively, for 20 MHz and 80 MHz signals, in comparison with MP predistorter. Digital implementation of the proposed FIR-MP model has been carried out in 28 nm FDSOI CMOS technology. With a fraction of the power and die area of that of the MP a huge improvement in ACLR is attained.An overall estimated power consumption of 9.18 mW and 116.2 mW, respectively, for 20 MHz and 80 MHz signals is obtained.Based on the proposed FIR-MP model a novel low-power mixed-signal approach to linearize RF power amplifiers (PAs) is presented. The digital FIR filter improves the memory correction performance without any bandwidth expansion and the MP predistorter in analog baseband provides superior linearization. MSPD avoids 5X bandwidth requirement for the DAC and reconstruction filters of the transmitter and the power-hungry RF components when compared to DPD and ARFPD, respectively.The impact of various non-idealities is simulated with ADL5606 (1 W GaAs HBT PA) MP PA model using 80 MHz modulated signal to derive the requirements for the integrated circuit implementation. A resolution of 8 bits for the coefficients and a signal path SNR of 60 dB is required to achieve ACLR1 above 45 dBc, with as little as 9 coefficients in the analog domain. Discussion on the potential circuit architectures of subsystems is provided. It results that an analog implementation is feasible. It will be worth in the future to continue the design of this architecture up to a silicon prototype to evaluate its performance and power consumption.

Les systèmes sur puces intègrent aujourd’hui sur le même substrat des parties analogiques et des unités de traitement numérique. Tandis que la complexité de ces systèmes s’accroissait, leur temps de mise sur le marché se réduisait. Une conception descendante globale et coordonnée du système est devenue indispensable de façon à tenir compte des interactions entre les parties analogiques et les partis numériques dès le début du développement. Dans le but de répondre à ce besoin, cette thèse expose un processus de raffinement progressif et méthodique des parties analogiques, comparable à ce qui existe pour le raffinement des parties numériques. L'attention a été plus particulièrement portée sur la définition des niveaux analogiques les plus abstraits et à la mise en correspondance des niveaux d’abstraction entre parties analogiques et numériques. La cohérence du raffinement analogique exige de détecter le niveau d’abstraction à partir duquel l’utilisation d’un modèle trop idéalisé conduit à des comportements irréalistes et par conséquent d’identifier l’étape du raffinement à partir de laquelle les limitations et les non linéarités aux conséquences les plus fortes sur le comportement doivent être introduites. Cette étape peut être d’un niveau d'abstraction élevé. Le choix du style de modélisation le mieux adapté à chaque niveau d'abstraction est crucial pour atteindre le meilleur compromis entre vitesse de simulation et précision. Les styles de modélisations possibles à chaque niveau ont été examinés de façon à évaluer leur impact sur la simulation. Les différents modèles de calcul de SystemC-AMS ont été catégorisés dans cet objectif. Les temps de simulation obtenus avec SystemC-AMS ont été comparés avec Matlab Simulink. L'interface entre les modèles issus de l'exploration d'architecture, encore assez abstraits, et les modèles plus fin requis pour l'implémentation, est une question qui reste entière. Une bibliothèque de composants électroniques complexes décrits en SystemC-AMS avec le modèle de calcul le plus précis (modélisation ELN) pourrait être une voie pour réussir une telle interface. Afin d’illustrer ce que pourrait être un élément d’une telle bibliothèque et ainsi démontrer la faisabilité du concept, un modèle d'amplificateur opérationnel a été élaboré de façon à être suffisamment détaillé pour prendre en compte la saturation de la tension de sortie et la vitesse de balayage finie, tout en gardant un niveau d'abstraction suffisamment élevé pour rester indépendant de toute hypothèse sur la structure interne de l'amplificateur ou la technologie à employer. / Systems on Chip (SoC) embed in the same chip analogue parts and digital processing units. While their complexity is ever increasing, their time to market is becoming shorter. A global and coordinated top-down design approach of the whole system is becoming crucial in order to take into account the interactions between the analogue and digital parts since the beginning of the development. This thesis presents a systematic and gradual refinement process for the analogue parts comparable to what exists for the digital parts. A special attention has been paid to the definition of the highest abstracted analogue levels and to the correspondence between the analogue and the digital abstraction levels. The analogue refinement consistency requires to detect the abstraction level where a too idealised model leads to unrealistic behaviours. Then the refinement step consist in introducing – for instance – the limitations and non-linearities that have a strong impact on the behaviour. Such a step can be done at a relatively high level of abstraction. Correctly choosing a modelling style, that suits well an abstraction level, is crucial to obtain the best trade-off between the simulation speed and the accuracy. The modelling styles at each abstraction level have been examined to understand their impact on the simulation. The SystemC-AMS models of computation have been classified for this purpose. The SystemC-AMS simulation times have been compared to that obtained with Matlab Simulink. The interface between models arisen from the architectural exploration – still rather abstracted – and the more detailed models that are required for the implementation, is still an open question. A library of complex electronic components described with the most accurate model of computation of SystemC-AMS (ELN modelling) could be a way to achieve such an interface. In order to show what should be an element of such a library, and thus prove the concept, a model of an operational amplifier has been elaborated. It is enough detailed to take into account the output voltage saturation and the finite slew rate of the amplifier. Nevertheless, it remains sufficiently abstracted to stay independent from any architectural or technological assumption.

De nombreux dispositifs embarqués récents comme les téléphones portables, les GPS ou encore les consoles de jeu, possèdent un ou des haut-parleurs, chacun étant piloté par un amplificateur audio sur circuit intégré. De tels amplificateurs audio doivent répondre le mieux possible à quatre contraintes : une qualité audio satisfaisante, une immunité aux perturbations induites par le système, une faible consommation et une surface de silicium minimale. Ce travail de thèse sous contrat CIFRE a pour origine la création de l’entreprise Primachip en mai 2009 par Christian Dufaza et Hassan Ihs. Cette startup a été bâtie sur une architecture innovante d’amplificateur audio de classe D intégré. Son originalité repose sur le principe de rétroaction partielle qui s’applique à une boucle contenant un modulateur numérique Delta Sigma (ΔΣ) qui pilote l’étage de puissance et un convertisseur analogique-numérique (ADC) effectuant la rétroaction. Cela permet d’obtenir la stabilité de cette boucle tout en offrant une excellente réjection des bruits de l’étage de puissance. Un prototype sur silicium de l’architecture d’amplificateur de classe D numérique a été conçu et fabriqué. Un nouvel ADC ΔΣ temps continu a été développé pour ce prototype, afin d’obtenir des performances supérieures ou égales à l’état de l’art. Les résultats obtenus sur le circuit se sont révélés encourageants, bien que toutes les spécifications n’aient pas été atteintes. L’analyse des erreurs de ce premier circuit doit permettre la réalisation d’un amplificateur intégré exploitant au mieux cette architecture de classe D numérique. / Most current embedded devices, such as smartphones, GPS or portable consoles, feature one speaker or more, those speakers being driven by an integrated audio amplifier. This type of amplifier must meet four specifications: an adequate audio quality, to be immune to system disturbances, low power consumption and the smallest silicon area. This work takes its origin from the creation of Primachip in May 2009 by Christian Dufaza and Hassan Ihs. The aim of this startup was to develop and sell an innovative audio class-D amplifier for mobile market: the digital class-D concept. A partnership with the IM2NP laboratory was decided to propose a PhD topic under CIFRE contract (PhD in an industrial environment), in order to study and improve the amplifier architecture. Its originality is in the partial feedback concept which applies to a loop made of a digital ΔΣ modulator driving the power stage, with an analogue-to-digital converter (ADC) in the feedback path. It makes it possible to achieve stability while offering an outstanding power supply rejection. An integrated prototype of the class-D amplifier was designed, fabricated and evaluated. A new continuous-time ΔΣ ADC has been added to enable the digital class-D loop to achieve performances superior or equal to state of the art. The circuit measurement results were encouraging, although not ideal. The analysis of the prototype errors was performed. The conclusions should allow the design of an integrated audio amplifier making the best of the digital class-D architecture.

Des développements technologiques récents concernant les photodiodes à effet avalanche (PDA) ont mené à la conception et la fabrication d'un tout nouveau module de détection de radiation TEP (tomographie d'émission par positrons) destiné à l'imagerie moléculaire préclinique. Il est basé sur une matrice de 8 par 8 scintillateurs LYSO (ortho-silicate de lutétium dopé au cérium, cerium-doped lutetium yttrium orthosilicate ) individuellement couplés aux pixels de deux matrices monolithiques de 4 par 8 PDA. Cette avancée, pouvant amener la résolution spatiale d'un scanner à passer sous la barrière du mm, exige la conception d'un tout nouveau système d'acquisition de données. En effet, il faut adapter le système de lecture individuelle de chacun des pixels du bloc de détection de façon à satisfaire la multiplication par ~8, relativement à une version antérieure (le LabPET[indice supérieur TM] I), de la densité de pixels du futur scanner LabPET[indice supérieur TM] II. Conséquemment, le traitement de signal numérique ne peut être exclusivement embarqué dans les matrices de portes logiques programmable (field-programmable gate array , FPGA) du système d'acquisition, en considérant les aspects monétaires, d'espace occupé et de puissance consommée de l'ensemble du projet LabPET[indice supérieur TM] II. De façon à s'adapter à cette nouvelle réalité, un nouveau circuit intégré à application spécifique (application specific integrated circuit, ASIC) à signaux mixtes avec 64 canaux d'acquisition, fabriqué avec la technologie TSMC CMOS 0,18 [micromètre], a été conçu. L'ASIC utilise la méthode de temps au-dessus d'un seuil (time over threshold , ToT), déjà implantée dans des applications de physique des hautes-énergies, de manière à extraire numériquement l'information relative à un rayonnement interagissant avec la matrice de détection (l'énergie, le temps et le numéro de pixel de l'événement). Dans le cadre de ce projet, une architecture complexe de machines à états-finis, cadencée par une horloge de 100 MHz, a été implantée et elle permet à l'ASIC d'identifier le taux anticipé de 3 000 événements par seconde par canal. Ceci est réalisé en calculant en temps réel le paramètre ToT tout en assurant la calibration adéquate de chacune des chaînes d'acquisition. Le circuit intégré peut caractériser jusqu'à 2 Mévénements/s malgré son unique lien différentiel à bas voltage (low-voltage differential signaling, LVDS) de transfert de données et consomme environ 600 mW. L'ASIC a été développé en suivant un processus de conception de circuits intégrés à signaux mixtes. Il permet notamment de minimiser et de vérifier l'impact des indésirables effets parasites sur la circuiterie analogique et numérique de l'ensemble avant que les dessins de masques ne soient envoyés vers la fonderie pour fabriquer le circuit désiré.

L'objet de la thèse est la modélisation de systèmes hétérogènes intégrant différents domaines de la physique et à signaux mixtes, numériques et analogiques (AMS). Une étude approfondie de différentes techniques d'extraction et de calibration de modèles comportementaux de composants analogiques à différents niveaux d'abstraction et de précision est présentée. Cette étude a mis en lumière trois approches principales qui ont été validées par la modélisation de plusieurs applications issues de divers domaines: un amplificateur faible bruit (LNA), un capteur chimique basé sur des ondes acoustiques de surface (SAW), le développement à plusieurs niveaux d'abstraction d'un capteur CMOS vidéo, et son intégration dans une plateforme industrielle. Les outils développés sont basés sur les extensions AMS du standard IEEE 1666 SystemC mais les techniques proposées sont facilement transposables à d'autres langages tels que VHDL-AMS ou Verilog-AMS utilisés en conception de dispositifs mixtes.