.

Le défi primaire dans le développement matériel de la cryptographie moderne est de faire des implémentations optimales en ressources, et rapide, en garantissant une résistance contre les attaques. Cette recherche porte sur les implémentations pratiques des opérations de cryptographie basées sur la cryptographie à clé publique dans les corps finis. Durant cette thèse nous avons proposé des composants matériels de base. L'arithmétique des corps finis constitue le noyau de la cryptographie à clé publique comme RSA, ECC ou une cryptographie basée sur le couplage. Nous avons proposé dans cette thèse des architectures du calcul arithmétique haute performance pour implémenter les primitives de cryptographie asymétrique. Les composants décrits dans notre travail ont été implémentés dans des Field Programmable Gate Array platforms (FPGA) de Xilinx. Nous avons utilisé le VHDL pour développer nos composants et nos architectures. Nos résultats présentent des performances en ressources et en vitesse jamais égalées auparavant dans la littérature publique sur ce type de technologie. La particularité de ces architectures est l'utilisation de l'architecture systolique pour développer une multiplication modulaire. Cette thèse traite la mise en œuvre matérielle efficace de la méthode CIOS (Coarsely Integrated Operand Scanning) de la multiplication modulaire de Montgomery combinée avec une architecture systolique efficace. D'après nos connaissances, c'est la première implémentation d'une telle conception. Nos architectures visaient à réduire le nombre de cycles d'horloge de la multiplication modulaire. Les résultats d'implémentation des algorithmes CIOS se concentrent sur différents niveaux de sécurité utiles en cryptographie. Cette architecture a été conçue pour utiliser le DSP48 flexible sur les FPGA de Xilinx. Nos architectures sont évolutives et dépendent uniquement du nombre et de la taille des mots. Par exemple, nous fournissons des résultats d'implémentation pour des longs mots de 8, 16, 32 et 64 bits en 33, 66, 132 et 264 cycles d'horloge. Nous décrivons également un design pour calculer une inversion et/ou une division dans Fp. L'inversion peut être utilisée dans les systèmes de la cryptographie de courbe elliptique et de la cryptographie basée sur le couplage. / The primary challenge in the hardware development of the modern cryptography is to make an optimal implementations in resources and speed, with guaranteeing a resistance against attacks. This research focuses on practical implementations of cryptographic operations based on public key cryptography in finite fields. During this thesis we proposed basic hardware components. Finite field arithmetic is the core of public key cryptography such as RSA, ECC, or pairing-based cryptography. We proposed in this thesis a high-performance architectures of arithmetic calculation to implement asymmetric cryptographic primitives. The components described in this thesis have been implemented in Xlinx Field Programmable Gate Array Platforms (FPGAs). We used the VHDL to devolve our components and architectures. Our results show a performance and speed never presented before in the literature on this type of technology. The particularity of these architectures is the use of systolic architecture to develop a modular multiplication. This thesis deals with the effective physical implementation of the Coarsely Integrated Operand Scanning (CIOS) method of Montgomery's modular multiplication combined with an effective systolic architecture. According to our knowledge, this is the first implementation of such a design. Our architectures were aimed at reducing the number of clock cycles of modular multiplication. The implementation results of the CIOS algorithms focus on different levels of security useful in cryptography. This architecture was designed to use the flexible DSP48 on Xilinx FPGAs. Our architectures are scalable and depend only on the number and size of the words. For instance, we provide implementation results for 8, 16, 32, and 64 bit long words in 33, 66, 132, and 264 clock cycles. We describe also a design to compute an inversion in Fp as well as division. Inversion can be used in Elliptic Curve Cryptography systems and pairing-based cryptography.

La sténose aortique calcifiante est la plus commune des maladies cardiovasculaires dans les pays occidentaux après la maladie des artères coronaires et l’hypertension artérielle systémique. À ce jour on ne dispose d’aucun traitement capable d’arrêter ou ralentir la progression de la sténose aortique. Les seuls traitements dont on dispose, sont le remplacement valvulaire aortique ou l’implantation de valves par transcathéter dans les cas de sténose sévère symptomatique. Dans ce contexte, il est indispensable de pouvoir développer une solution pharmaceutique efficace permettant de ralentir la progression de la sténose et ainsi éviter une intervention invasive. Par le passé, la sténose aortique était considérée comme une simple atteinte dégénérative de la valve aortique, en lien avec le vieillissement. Néanmoins, de par les avancées effectuées durant les deux dernières décennies, on sait désormais que la sténose aortique est une maladie hautement complexe et activement régulée, impliquant notamment des processus pathologiques semblables à l’athérosclérose ou encore l’artériosclérose. De surcroît, identifier les facteurs impliqués dans la progression de la maladie s’avère indispensable pour la compréhension de la pathogénèse de la sténose aortique. À cet égard, l’hypertension artérielle est une comorbidité fréquemment associée à la sténose aortique et de précédentes observations suggèrent qu’elle pourrait avoir un impact à la fois sur le développement et la progression de la sténose aortique. L’hypothèse principale à l’origine de ce projet de maîtrise était que l’hypertension artérielle systolique, la forme la plus prévalente d’hypertension chez les patients atteints de sténose aortique, conduit à une progression plus rapide de la calcification de la valve aortique. L’objectif principal de cette étude était donc d’évaluer l’impact de l’hypertension artérielle systolique sur la progression de la calcification valvulaire aortique mesurée par tomodensitométrie chez les patients atteints de sténose aortique. / Calcific aortic stenosis is the most common cardiovascular disease in Western countries after coronary artery disease and hypertension. So far, there is no effective medical therapy able to stop or slow the progression of aortic stenosis. The only available treatments are surgical or transcatheter aortic valve replacement for patients with severe symptomatic aortic stenosis. In this context, it is crucial to develop efficient pharmaceutical therapy able to slow the stenosis progression and thus prevent such invasive intervention. In the past, aortic stenosis was thought to be a simple degenerative process of the aortic valve linked to aging. However, the advances performed during the last two decades showed that aortic stenosis is a highly complex and actively regulated disease, especially involving pathological processes close to atherosclerosis or arteriosclerosis. Furthermore, identified the key factors involved in the disease progression is essential to understand the pathogenesis of aortic stenosis. In this regard, hypertension is a common comorbidity of aortic stenosis and previous findings suggest that it may have an impact both on the development and progression of aortic stenosis. The primary hypothesis of this MSc project was that systolic hypertension, the most prevalent form of hypertension in patients with aortic stenosis, leads to faster progression of aortic valve calcification. Thus the main objective of this study was to assess the impact of systolic hypertension on the progression of aortic valve calcification assessed by multidetector computed tomography in patients with aortic stenosis.

Thèse numérisée par la Direction des bibliothèques de l'Université de Montréal.

Un algorithme récurrent de la phase de reconnaissance d'un réseau mono couches de Hopfield a été implante. Le problème lie à l'interconnexion complète des neurones a été implantée sur une architecture systolique 2d ou chaque processeur représente une interaction neurone/neurone. Un circuit intégré de 16 neurones, soit 256 synapses, a été réalisé en technologie CMOS. Un tel circuit permet d'effectuer plus d'un demi milliard d'opérations synaptiques par seconde

.

Nous avons tous l'intuition qu'un travail peut être réalisé en beaucoup moins de temps s'il est réparti entre plusieurs personnes ou sur plusieurs machines. Cette notion se nomme le parallélisme qui peut se définir comme l'état de ce qui se développe dans la même direction ou en même temps. C'est naturellement que la notion de parallélisme a été appliquée aux ordinateurs. De ce fait, il a été possible de répondre aux besoins de puissance nécessaire à la réalisation de projets gourmands en temps de calculs et en taille mémoire. Le parallélisme combiné à une algorithmique performante permet de gagner du temps afin de répondre au mieux à d'importants besoins. Il rompt avec l'approche classique qui consiste à gagner de la vitesse en effectuant plus rapidement chaque opération, approche bornée par les lois de la physique. La notion de parallélisme a donc grandement contribué à la multiplication des modèles informatiques. <br /><br />Nous nous intéresserons au modèle systolique et au modèle parallèle à gros grains baptisé (Coarse Grained Multicomputers). Le modèle CGM a été proposé par F. Dehne et al. et il possède des propriétés qui le rendent très intéressant d'un point de vue pratique. Il est parfaitement adapté à la modélisation des architectures existantes pour lesquelles le nombre de processeurs peut être de plusieurs milliers et la taille des données peut atteindre plusieurs milliards d'octets. Un algorithme développé pour ce modèle est constitué de calculs locaux utilisant, si possible, des algorithmes séquentiels optimaux et de rondes de communication dont le nombre doit être indépendant de la taille des données à traiter. Le modèle CGM est donc très intéressant d'un point de vue économique. En effet, ce modèle est indépendant des architectures réelles et permet de réutiliser des algorithmes séquentiels efficaces, ce qui le rend très portable. <br /><br />Dans cette thèse nous nous intéressons à des problèmes d'algorithmique du texte. Ces problèmes peuvent améliorer la compression de données ou bien être utilisés en bio-informatique. Ainsi, nous proposons des solutions CGM aux problèmes de recherche de la plus longue sous-suite croissante, de la plus longue sous-suite commune à deux mots, du plus long suffixe répété en chaque caractère d'un mot et de répétitions. Pour cela, nous sommes partis de solutions systoliques existantes que nous avons adaptées au modèle CGM. Le but de ce travail est en fait double. D'une part, nous proposons pour la première fois des solutions CGM à ces quatre problèmes. D'autre part, nous montrons comment des solutions systoliques peuvent être dérivées en algorithmes CGM. En effet, de nombreux problèmes ont été étudiés sur des architectures systoliques, c'est à dire des machines dédiées, non réutilisables pour d'autres problèmes. Le modèle CGM quant à lui permet de travailler avec des machines peu coûteuses et réutilisables à souhaits. De plus, l'expérience acquise au cours de ces travaux nous permet d'avoir une bonne idée des solutions systoliques adaptables au modèle CGM. Ceci pourrait permettre de consolider le pont existant entre modèles à grains fins et modèles à gros grains. <br /><br />Nous finissons cette thèse par une discussion sur l'équilibrage de charge des solutions proposées et sur la prédictivité de l'adaptation d'autres solutions systoliques au modèle CGM.

La conception de systèmes de traitement d'images parallèles mariant dans une même architecture, des microprocesseurs évolués et des opérateurs spécialisés est une tache délicate, du fait de la diversité des problèmes a prendre en compte. La présente étude identifie une certaine manière de réaliser et d'interfacer des opérateurs spécialisés a une unité centrale de type microprocesseur. Les deux orientations qui ont guide ce travail sont la recherche d'opérateurs spécialisés polyvalents et reconfigurables et leurs connexions a un bus système, et non a des bus video spécialisés. Ce travail de recherche propose une certaine architecture de circuits dédies au traitement d'images et deux propositions de réalisation de ces derniers sous la forme de circuits asic. Un de ces circuits a pu être réalisé dans le cadre de cette étude en utilisant des outils de type compilateurs de silicium. Ce travail s'intègre dans un projet plus vaste, dont le but est de développer un système pour le traitement d'image industriel, très performant, modulaire, base sur la parallélisation dans des structures de type mimd, d'une unité de traitement d'image élémentaire autonome composée d'un microprocesseur dote d'un coprocesseur parallèle adapte au traitement d'images

Proposition d'une formulation combinatoire pour la conception d'algorithmes de produit matriciel sur les réseaux systoliques linéaires. Étude de la validation des algorithmes systoliques. Deux logiciels sont proposes: le premier, Sisyc, est un simulateur numérique d'algorithmes systoliques; le second, sisyc2, calcule la trace symbolique des algorithmes systoliques et permet lorsqu'il est couple avec un système de calcul formel, de réaliser une simulation formelle

Proposition d'une méthode dite de positionnement pour la conception d'algorithmes parallèles pour réseaux symboliques composés de cellules programmables. Simulation d'algorithmes symboliques dans le langage Occam, caractérisé par un mécanisme de synchronisation locale. Quelques résultats partiels sur une conjecture a propos du plus long cycle que peut générer séquentiellement un réseau booléen monotone sont présentés