Orientador: Norian Marranghello / Banca: Aledir Silveira Pereira / Banca: Alexandre Cesar Rodrigues da Silva / Banca: Furio Damiani / Banca: Paulo Romero Martins Maciel / Resumo: O objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs. / Abstract: The goal of this thesis is to develop a reconfigurable multiprocessed architecture that allows the physical implementation of systems described by T-timed colored Petri nets with constant arcs having transitions with firing probabilities. The architecture can be used to implement control systems (not to evaluation Petri net properties). With this architecture, physical implementation of systems can be achieved through technology mapping directly from behavioral level, without the need to go through an expensive high level synthesis process to describe the system into boolean equations and state transition tables. The architecture comprises an array of configuration blocks named BCERPs; reconfigurable blocks named BCGNs; and a communication system implemented using a set of routers. BCERP blocks can be configured to implement Petri net transitions as well as the corresponding input places. BCGN blocks are used by BCERPs for pseudo random number generation. These numbers can define transitions firing probabilities. They can also be used for conflit resolution, which happens when two or more transitions share one or more input places. The communication system presents a grid topology. Its main functions are packet storage and routing among configuration blocks. The routers, BCGNs and BCERPs configuration blocks were described in VHDL and implemented in FPGAs. / Doutor

Tese (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Mecânica, 2014. / Submitted by Ana Cristina Barbosa da Silva (annabds@hotmail.com) on 2015-02-05T19:32:33Z No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2015-05-18T13:42:43Z (GMT) No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Made available in DSpace on 2015-05-18T13:42:43Z (GMT). No. of bitstreams: 1 2014_JanierAriasGarcia.pdf: 8205911 bytes, checksum: 00c3c9fa745973ef6449ed0140ab2963 (MD5) / Este trabalho apresenta um estudo da implementação de operadores matriciais para solução numérica de sistemas lineares em FPGAs (Field Programmable Gate Arrays). As arquiteturas foram baseadas nos métodos diretos QR, de Schur, assim como na Eliminação Gaussiana. Os métodos foram desenvolvidos usando topologias orientadas a controle e fluxo de dados com representação aritmética de ponto flutuante, permitindo explorar o paralelismo intrínseco dos diferentes algoritmos para solução de sistemas lineares. Desta forma, mantendo o controle da propagação do erro e ganhos de desempenho em termos do tempo de execução, visando a sua aplicabilidade em problemas inversos. As arquiteturas foram desenvolvidas para obter a inversa de uma matriz assim como a solução de um sistema de equações lineares, baseados no método de eliminação Gaussiana (ou sua variante Gauss-Jordan). Além disso, neste trabalho foi proposta e implementada uma nova arquitetura baseada no método de Schur formada pelos seguintes circuitos: QRD-MGS (QR Decomposition via Modified Gram-Schmidt), MMM (Multiplicação Matriz-Matriz) e MDTM (Multiplicação-Diagonal-Transposta-Matriz). Adicionalmente, estudos de consumo de recursos para diferentes tamanhos de matrizes assim como uma análise da propagação do erro foram realizados no intuito de verificar a aplicabilidade dos algoritmos em arquiteturas reconfiguráveis. Neste trabalho, o modulo de Eliminação Gaussiana desenvolvido foi usado para apoiar os cálculos de uma rede neuronal do tipo GMDH na predição da estrutura 3D de uma proteína. Finalmente, foram implementadas duas metodologias, Fusão de Datapath para manter o controle da propaga ção de erro usando apenas uma representação com precisão simples e a Verificação/Validação para realizar uma padronização na validação dessas implementações. ___________________________________________________________________________________ ABSTRACT / This work presents a study on the implementation of matrix operators for the numerical solution of linear systems on FPGAs (Field Programmable Gate Arrays). The architectures were based on direct methods such as QR, Schur as well as the Gaussian elimination. The methods were developed using topologies oriented to both control and to data-flow with a floating point arithmetic representation, exploring the intrinsic parallelism of different algorithms for solving linear systems. Thus, the developed architectures have been achieved maintaining both the control of the error propagation and performance gains in terms of runtime, seeking their applicability in inverse problems. The architectures have been developed to deal with the inverse of a matrix as well as for solving a system of linear equations based on the Gaussian elimination method (or its Gauss-Jordan variant). Additionally, this work has proposed and implemented a novel architecture based on the Schur method composed of the following circuits: QRD-MGS (QR Decomposition via Modi_ed Gram-Schmidt), MMM (Matrix-Matrix Multiplication) and MDTM (Matrix-Diagonal-Transpose-Multiplication). Furthermore, this work presents studies of the resource use for different sizes of matrices as well as the error propagation analysis in order to verify the applicability of the algorithms on reconfigurable hardware. Additionally, the Gaussian elimination module developed in this work was used to support the calculations of a GMDH neural network on an application to predict the 3D structure of a protein. Finally, two methodologies were implemented, the Datapath Fusion to maintain the control of the error propagation using only one representation with single precision and the Verification/Validation to create a benchmark to validate the results of the hardware implementations.

Tese (doutorado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2006. / Submitted by Kathryn Cardim Araujo (kathryn.cardim@gmail.com) on 2009-11-03T10:44:09Z No. of bitstreams: 1 2006_André Gustavo Monteiro Lima.pdf: 7471697 bytes, checksum: a8f0a60850ae30531e2ef95ebbe349a4 (MD5) / Approved for entry into archive by Gomes Neide(nagomes2005@gmail.com) on 2010-10-25T12:23:58Z (GMT) No. of bitstreams: 1 2006_André Gustavo Monteiro Lima.pdf: 7471697 bytes, checksum: a8f0a60850ae30531e2ef95ebbe349a4 (MD5) / Made available in DSpace on 2010-10-25T12:23:58Z (GMT). No. of bitstreams: 1 2006_André Gustavo Monteiro Lima.pdf: 7471697 bytes, checksum: a8f0a60850ae30531e2ef95ebbe349a4 (MD5) Previous issue date: 2006-03-17 / Recentemente o cenário das telecomunicações tem envidado esforços no sentido de se criar uma convergência de serviços e redes. Já se percebe resultados no que diz respeito a serviços, os quais são facilitados pela atuação na camada de aplicação. A convergência de redes, entretanto, ainda tem um longo caminho a ser percorrido, sendo o Rádio Definido por Software um forte candidato a fornecer soluções de interoperabilidade nesse nível. Considerando a possibilidade de ir além, fornecendo aos futuros sistemas, além da convergência, uma inteligência, define-se o que tem sido chamado de Rádio Cognitivo, que nada mais é do que um Rádio Definido por Software dotado de uma inteligência que permita, entre outras coisas, tomar decisões quanto à Interface Aérea Instantânea a ser adotada, considerando as condições do canal e as necessidades de serviço do usuário. Portanto, para se alcançar esse objetivo é necessário que se criem formas de se ler as condições instantâneas do canal e verificar os serviços disponíveis, de tal forma que, combinados com as necessidades do usuário, se possa decidir, baseado em regras pré-definidas, que reconfiguração executar. Esta tese pretende propor soluções para a obtenção das condições do canal instantâneo para a verificação das redes existentes, fornecendo ao terminal definido por software informações básicas a serem utilizadas na decisão da reconfiguração. ______________________________________________________________________________ ABSTRACT / Recently the telecommunications scenarios have been accomplishing efforts to create a convergence of services and networks. Nowadays it is possible to verify results in the service areas, which is facilitated by the performance of the application layer. The convergence of networks, however, still possesses several challenges, being the Software Defined Radio a good possibility to supply interoperability solutions in this level. Considering the possibility to go beyond, supplying to the future systems, besides the convergence, an intelligence, one defines the so called Cognitive Radio. This radio is a Software Defined Radio with an intelligence that allow, to make decisions about the Instantaneous Air Interface to be adopted, considering the conditions of the channel and the needs of the user's service. Therefore, to reach this objective it is necessary to develop a way to read the conditions of the instantaneous channel and to verify the available services. This information, combined with the user's needs, can decide the reconfiguration that must be instantiated based on predefined rules. This thesis intends to propose solutions for the obtaining of the instantaneous channel conditions and verification of the existent networks, supplying to the software defined terminal with basic information to be used in the decision about the reconfiguration.

Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, Mestrado em Informática, 2014. / Submitted by Albânia Cézar de Melo (albania@bce.unb.br) on 2014-05-19T13:56:52Z No. of bitstreams: 1 2014_HenriquePereiraFreitasFilho.pdf: 2251898 bytes, checksum: 3bfb7502120c559331f932b9cbbc0677 (MD5) / Approved for entry into archive by Guimaraes Jacqueline(jacqueline.guimaraes@bce.unb.br) on 2014-06-06T13:42:11Z (GMT) No. of bitstreams: 1 2014_HenriquePereiraFreitasFilho.pdf: 2251898 bytes, checksum: 3bfb7502120c559331f932b9cbbc0677 (MD5) / Made available in DSpace on 2014-06-06T13:42:11Z (GMT). No. of bitstreams: 1 2014_HenriquePereiraFreitasFilho.pdf: 2251898 bytes, checksum: 3bfb7502120c559331f932b9cbbc0677 (MD5) / O ambiente computacional baseado na comunicação sem fio, tornou possível o acesso à informação em qualquer lugar e a qualquer momento, o que é favorável para a coleta de dados em pesquisas de campo. A maioria das arquiteturas de coleta de dados existentes atendem uma causa específica, utilizando tecnologias específicas que são limitadas no que se refere ao tipo de dados, tipo de redes, tipo de sincronização e tipo de dispositivo. Esta pesquisa apresenta uma arquitetura de coleta de dados para pesquisas de campo que funciona em ambientes computacionais heterogêneos e que suporta dados geográficos vetoriais. A arquitetura foi implementada e validada em um estudo de caso realizado no Instituto de Geociências (IG) da Universidade de Brasília (UnB). ______________________________________________________________________________ ABSTRACT / The computational environment based on wireless communication, made possible to information access anywhere and any time, which is favourable for collecting data in eld research. Most of collecting existing data architectures meet a specific cause, using specific technologies that are limited with regard to the type of data, type of network, type of synchronization and device type. This research presents an architecture of data collection for eld researches that works in heterogeneous computational environments and supports vector spatial data. The architecture was implemented and validated in a case study conducted at the Institute of Geosciences (IG) of the University of Brasilia (UnB).

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-10T16:13:05Z (GMT). No. of bitstreams: 1 Ma_JosueTzanHsin_M.pdf: 3316745 bytes, checksum: c195170ef253c94333ce4727afeae31c (MD5) Previous issue date: 2007 / Resumo: A constante redução do tamanho e o conseqüente aumento do número de transistores em um mesmo chip faz com que a potência dissipada pelos circuitos digitais aumente exponencialmente. Esse fato, combinado com a crescente demanda por dispositivos portáteis, têm levado à uma crescente preocupação quanto ao consumo de energia. Quanto mais potência é dissipada mais calor é gerado e mais energia é gasta com o seu resfriamento. Como resultado, projetistas estão considerando cada vez mais o impacto de suas decisões nesse quesito. Atualmente, ADLs¹ têm sido utilizadas para projetar novos processadores. Essas linguagens descrevem o comportamento da arquitetura para cada ação ou instrução. ADLs, além de diminuirem o tempo de projeto, são úteis para descobrir problemas arquiteturais em um nível mais elevado. Nesse trabalho, foi desenvolvida uma ferramenta de estimativa de consumo de energia em nível de instrução utilizando-se como base a ADL ArchC e, como estudo de caso, um processador SPARCv8. Como resultado do uso da ferramenta desenvolvida, uma simulação de um programa com estimativa de consumo de energia pode ser realizada 100 vezes mais rápida, na média, em relação ao fluxo tradicional / Abstract: The constant reduction in size and consequential increase in number of transistors inside a chip causes an exponential growth in digital circuit power consumption. Combined with the growing demand for portable electronic devices, this has led to a rising concern about energy consumption. The more power is dissipated, the more heat is generated, and the more energy is spent in the cooling process. As a result, designers have been more and more considering the impact of their decisions on this matter. Currently, ADLs¹ are being used to design new processors. These languages describe the architectural behaviour for each action or instruction. Besides decreasing the time-to-market gap, ADLs are useful in discovering architectural problems at a higher level. This work presents an instruction leveI power estimation tool that uses ArchC ADL as a base, and a SPARCv8 processor as a case study. By using the developed tool, a simulation of a program with estimated power consumption can be accomplished 100 times faster, in average, than the traditional tools / Mestrado / Sistemas de Computação / Mestre em Ciência da Computação

Orientador: Rodolfo Jardim de Azevedo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-16T21:29:21Z (GMT). No. of bitstreams: 1 Firmino_RaoniFassina_M.pdf: 582747 bytes, checksum: c50225f2dc75c4235a785d90a82d71b2 (MD5) Previous issue date: 2010 / Resumo: Esta dissertação concentra-se no atual momento de transição entre as atuais e as novas arquiteturas de processadores, oferecendo uma alternativa para minimizar o impacto desta mudança. Para tal utiliza-se a plataforma Java, que possibilita que o desenvolvimento de aplicações seja independente da arquitetura em que serão executadas. Considerando a arquitetura Cell B.E. como uma nova plataforma que promete desempenho elevado, este trabalho propõe melhorias na Máquina Virtual Java que propiciem um ganho de desempenho na execução de aplicações Java executadas sobre o processador Cell. O objetivo proposto é atingido por meio da utilização do ambiente disponível na própria plataforma Java, o Java Native Interface (JNI), para a implementação de interfaces entre bibliotecas nativas construídas para a arquitetura Cell - com a intenção de obter o máximo desempenho possível - e as aplicações Java. É proposto um modelo para porte e criação das interfaces para bibliotecas e mostra-se a viabilidade da abordagem proposta através de implementações de bibliotecas selecionadas, consolidando a metodologia utilizada. Duas bibliotecas foram portadas completamente como prova de conceito, uma multiplicação de matrizes grandes e o algoritmo RC5. A multiplicação de matrizes obteve um desempenho e escalablidade comparável ao código original em C e em escala muitas vezes superior ao código JNI para arquitetura x86 a ao código Java executando em arquiteturas x86 e Cell. O RC5 executou apenas aproximadamente 0,3 segundos mais lento que o código C original (perda citada em segundos pois se manteve constante independente do tempo levado para as diferentes configurações de execução) / Abstract: This dissertation focuses on the present moment of transition between the current and new processor architectures, offering an alternative to minimize the impact of this change. For this, we use the Java platform, which enables an architecture-independent application development. Considering the Cell BE architecture as a new platform that promises high performance, this paper proposes improvements in the Java Virtual Machine that provide performance gains in the execution of Java applications running on the Cell processor. The proposed objective is achieved through the use of the environment available on the Java platform itself, the Java Native Interface (JNI), to implement interfaces between native libraries built for the Cell architecture - with the intention of obtaining the maximum possible performance - and the Java applications. It is proposed a model to port and build interfaces to libraries and it shows the viability of the proposed methodology with the implementation of selected libraries, consolidating the used methodology. Two libraries were completely ported as proof of concept, a multiplication of large matrices and a RC5 algorithm implementation. The matrices multiplication achieved scalability and performance in the same basis as the native implementation and incomparable with JNI implementation targering x86 architecture and Java implementation running in x86 and Cell architectures. The RC5 was just 0.3 seconds slower than the original C code (the loss is put in seconds since it was constant, independent of the execution time taken by different configurations of execution) / Mestrado / Computação / Mestre em Ciência da Computação

Orientador: Sandro Rigo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-17T08:11:55Z (GMT). No. of bitstreams: 1 Moreira_JoaoBatistaCorreaGomes_M.pdf: 4664392 bytes, checksum: 9057389ff1b0a5e68e89f32ea1310090 (MD5) Previous issue date: 2010 / Resumo: O surgimento das novas arquiteturas multiprocessadas introduziu novos desafios ao desenvolvimento de software. Dentre estes desafios está a dificuldade de realizar a sincronização adequada entre os fluxos de execução. Para solucionar este problema, novos mecanismos de sincronização com abstrações mais simplificadas tem sido propostos. Seguindo esta corrente, as Memórias Transacionais surgem como uma promissora alternativa aos mecanismos de sincronização tradicionais. Por se tratar de uma alternativa recentemente proposta, pouco se conhece a respeito dos efeitos no consumo de energia devido ao uso de Memórias Transacionais. Este trabalho apresenta um estudo comparativo entre os consumos de energia observados na execução do benchmark STAMP com usos de um sistema STM (Memória Transacional em Software) e de sincronização baseada em locks. Os resultados obtidos demonstram que a STM apresentou um desempenho inferior aos locks no que diz respeito ao consumo de energia, apresentando um consumo médio três vezes maior. Também foi avaliada a influência das penalidades decorrentes do uso de locks no consumo de energia, mostrando que, em sistemas cujo custo de falha na aquisição de um lock supera dez mil ciclos, a aplicação de STMs passa a ser uma abordagem competitiva. Durante os testes com Memórias Transacionais tornou-se clara a necessidade de ferramentas de simulação que possibilitam projetos de hardware e testes de software de forma mais ágil. Este trabalho descreve a implementação de uma plataforma de simulação para estimar o consumo de energia com abstração híbrida obtida a partir da integração de processadores funcionais que são gerados através da linguagem ArchC com a plataforma MPARM (que possui precisão de ciclos). Esta implementação atingiu ganhos de desempenho médios de até 2.1 vezes, com um máximo de 2.9 vezes. Imprecisões obtidas nas estimativas de consumo de energia puderam ser estatisticamente corrigidas através da aplicação de métodos de regressão linear, apresentando erros médios de 5,85%, sendo o erro mínimo e máximo de 0,87% e 19,6%, respectivamente / Abstract: The advent of the contemporary multiprocessor architectures has challenged software development. In order to overcome the hurdle of properly ordering the execution and data flows, new synchronization methods with simplified abstraction have been proposed. In this context, Transactional Memories have emerged as an alternative to traditional synchronization methods. Little is known about the effects on power consumption due to the use of ransactional memories since it is a recently proposed alternative. This work compares the Power consumption of the STAMP benchmark execution when using a STM system and a lockbased implementation. The results show that the STM implementation presented a worse performance, consuming three times more energy in avarage. In addition, the penalties deriving from the employment of locks in power consumption were assessed, indicating that, in systems where a failure in lock acquisition costs more than ten thousand cycles, the use of STMs becomes a competitive approach. The experiments with Transactional Memories executed during the first stage of this research indicated that faster simulation tools for hardware design and software testing are needed. Hence, this work describes an implementation of a simulation platform, built using hybrid abstraction level, that is able to estimate power consumption. The platform is the result of integrating functional processors described in the ArchC language with the MPARM platform, which is cycle-based. The implementation displays an average performance speedup of 2.1 and a maximum of 2.9. Inaccuracies due to power consumption estimation could be statistically adjusted by applying corrections based on linear regression. The model carries an average error of 5.85% with a maximum of 19.6% and minimum of 0.86% / Mestrado / Arquitetura de Computadores / Mestre em Ciência da Computação

Orientadores: Rodolfo Jardim de Azevedo, Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-05T00:43:06Z (GMT). No. of bitstreams: 1 Klein_FelipeVieira_M.pdf: 1314281 bytes, checksum: e347b1943f449e13f4f2d382ffd856be (MD5) Previous issue date: 2005 / Resumo: Com a constante redução do tamanho dos transistores e o conseqüente aumento do número de transistores em um mesmo chip, a potência dissipada pelos circuitos digitais está aumentando exponencialmente. As implicações do aumento de potência vão desde o aumento de custo advindo de soluções elaboradas para o resfriamento do chip e da limitação crítica do tempo de bateria até a própria destruição do chip. Por estes motivos, o projeto de circuitos digitais visando a redução do consumo de potência têm se tornado um fator cada vez mais importante no fluxo de projeto - o chamado low power design. Esta dissertação de mestrado apresenta a PowerSC, uma biblioteca que estende as capacidades de SystemC, dando suporte _a captura da atividade de transição de modelos em descrições de alto nível, em código C++. Além disso, propõe-se uma metodologia mais simples e transparente para o usuário, como uma alternativa à metodologia de uma ferramenta comercial. Outra contribuição deste trabalho é o algoritmo SMS, um algoritmo de monitoração eficiente, que consegue reduzir drasticamente o tempo de monitoração, com uma perda mínima de precisão. Os resultados experimentais obtidos mostram a factibilidade do uso de nossa abordagem para a captura efetiva da atividade de transição de modelos SystemC / Abstract: With the ever-shrinking size of the transistors and the consequent growth in the number of transistors per chip, the power dissipated by digital circuits is raising exponentially. There are several implications of the increasing of power consumption, ranging from the higher cost per chip, resulting from elaborated cooling and packaging solutions, and the critical limitation of the battery's lifetime to the circuit failure. Thus, the design of integrated circuits aiming at the reduction of the power consumption has become an important role in the design flow - the so-called low power design. This master thesis introduces the PowerSC, a library that extends the capabilities of SystemC, enabling the capture of the switching activity of high-level description models, coded in C++. Moreover, a simpler and transparent methodology is proposed, alternatively to a methodology of a commercial tool. Another contribution of this thesis is the SMS algorithm, an efficient monitoring algorithm, which can dramatically reduce the monitoring time, with a minimal loss of accuracy. The experimental results show the feasibility of the using of our approach to the effective capture of switching activity from SystemC models / Mestrado / Mestre em Ciência da Computação

Orientador: Guido Costa Souza Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-06T14:27:52Z (GMT). No. of bitstreams: 1 Oliveira_MarcioRodrigode_M.pdf: 1563381 bytes, checksum: 52e2e029998b3539a26f5c2b76284d88 (MD5) Previous issue date: 2005 / Resumo: Atualmente existe um grande mercado para o desenvolvimento de aplicações para sistemas embutidos, pois estes estão fazendo parte crescente do cotidiano das pessoas em produtos de eletrônica de consumo como telefones celulares, palmtop's, agendas eletrônicas, etc. Os produtos de eletrônica de consumo possuem grandes restrições de projeto, tais como custo reduzido, baixo consumo de potência e muitas vezes alto desempenho. Deste modo, o código produzido pelos compiladores para os programas executados nestes produtos, devem executar rapidamente, economizando energia de suas baterias. Estes melhoramentos são alcançados através de transformações no programa fonte chamadas de otimizações de código. A otimização preload de dados consiste em mover dados de um alto nível da hierarquia de memória para um baixo nível dessa hierarquia antes deste dado ser usado. Este é um método que pode reduzir a penalidade da latência de memória. Este trabalho mostra o desenvolvimento da otimização de preload de dados no compilador Xingo para a plataforma Pocket PC, cuja arquitetura possui um processador XScale. A arquitetura XScale possui a instrução preload, cujo objetivo é fazer uma pré-busca de dados para a cache. Esta otimização insere (através de previsões) a instrução preload no código intermediário do programa fonte, tentando prever quais dados serão usados e que darão miss na cache (trazendo-os para esta cache antes de seu uso). Com essa estratégia, tenta-se minimizar a porcentagem de misses na cache de dados, reduzindo o tempo gasto em acessos à memória. Foram usados neste trabalho vários programas de benchmarks conhecidos para a avaliação dos resultados, dentre eles destacam-se DSPstone e o MiBench. Os resultados mostram que esta otimização de preload de dados para o Pocket PC produz um aumento considerável de desempenho para a maioria dos programa testados, sendo que em vários programas observou-se uma melhora de desempenho maior que 30%! / Abstract: Nowadays, there is a big market for applications for embedded systems, in products as celIular phones, palmtops, electronic schedulers, etc. Consumer electronics are designed under stringent design constraints, like reduced cost, low power consumption and high performance. This way, the code produced by compiling programs to execute on these products, must execute quickly, and also should save power consumption. In order to achieve that, code optimizations must be performed at compile time. Data preload consists of moving data from a higher leveI of the memory hierarchy to a lower leveI before data is actualIy needed, thus reducing memory latency penalty. This dissertation shows how data preload optimization was implemented into the Xingo compiler for the Pocket PC platform, a XScale based processor. The XScale architecture has a preload instruction, whose main objective is to prefetch program data into cache. This optimization inserts (through heuristics) preload instructions into the program source code, in order to anticipate which data will be used. This strategy minimizes cache misses, allowing to reduce the cache miss latency while running the program code. Some benchmark programs have been used for evaluation, like DSPstone and MiBench. The results show a considerable performance improvement for almost alI tested programs, subject to the preload optimization. Many of the tested programs achieved performance improvements larger than 30% / Mestrado / Otimização de Codigo / Mestre em Ciência da Computação

Orientador: Guido Costa Souza de Araujo / Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Computação / Made available in DSpace on 2018-08-07T08:29:26Z (GMT). No. of bitstreams: 1 Juliato_MarcioRogerio_M.pdf: 2212870 bytes, checksum: a0f8b09f80dbc648772b9b3160c6fd8f (MD5) Previous issue date: 2006 / Resumo: O aumento na comunicação utilizando-se sistemas eletrônicos tem demandado a troca de informações cifradas, permitindo a comunicação entre dois sistemas desconhecidos através de um canal inseguro (como a Internet). Criptografia baseada em curvas elípticas (ECC) é um mecanismo de chave pública que requer apenas que as entidades, que desejam se comunicar, troquem material de chave que é autêntico e possuem a propriedade de ser computacionalmente infactível descobrir a chave privada somente com informações da chave pública. A principal operação de sistemas ECC é a multiplicação de ponto (kP) que gasta 90% de seu tempo de execução na multiplicação em corpos finitos. Assim, a velocidade de um sistema ECC é altamente dependente do desempenho das operações aritméticas em corpos finitos. Nesse trabalho, estudamos a especialização de um processador NIOS2 para aplicações criptográficas em curvas elípticas. Mais precisamente,implementamos operações em corpos finitos e a multiplicação de pontos sobre F2163 como instruções especializadas e periféricos do NIOS2, e as analisamos em termos de área e speedup. Determinamos também, quais implementações s¿ao mais apropriadas para sistemas voltados a desempenho e para ambientes restritos. Nossa melhor implementação em hardware da multiplicação de pontos é capaz de acelerar o cálculo de kP em 2900 vezes, quando comparado com a melhor implementação em software executando no NIOS2. De acordo com a literatura especializada, obtivemos a mais rápida implementação da multiplicação de pontos sobre F2163 , comprovando que bases normais Gaussianas s¿ao bastante apropriadas para implementações em hardware / Abstract: The increase in electronic communication has lead to a high demand for encrypted information exchange between unfamiliar hosts over insecure channels (such as the Internet). Elliptic curve cryptography (ECC) is a public-key mechanism that requires the communicating entities exchange key material that is authentic and has the property of being computationally infeasible to determine the private key from the knowledge of the public key. The fundamental ECC operation is the point multiplication (kP), which spends around 90% of its running time in the finite field multiplication. Therefore, the speed of an ECC scheme is highly dependent on the performance of its underlying finite field arithmetic. In this work, we studied the specialization of the NIOS2 processor for ECC applications. More precisely, we implemented the finite field operations and the point multiplication over F2163 as NIOS2 custom instructions and peripherals, and thus, we analyzed them in terms of area and speedup. We also determined which implementations are best suited for performance-driven and area-constrained environments. Our best hardware implementation of the point multiplication is capable of accelerating the kP computation in 2900 times, when compared to the best software implementation running in the NIOS2. According to the literature, we obtained the fastest point multiplier in hardware over F2163 , proving that Gaussian normal bases are quite appropriate for hardware implementations / Mestrado / Arquitetura e Sistemas de Computação / Mestre em Ciência da Computação