L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

Les travaux de recherche de ce manuscrit s'inscrivent dans le cadre d'une coopération scientifique avec la société STMicroelectronics de Tours concernant les interconnexions des prochaines générations de circuits intégrés. L'intégration de nanotubes de carbone comme connecteurs en microélectronique de puissance, limiterait sévèrement les effets d'échauffements dans les empilements de puces, permettant une meilleure dissipation de la chaleur. Ce travail de thèse avait pour objectif de déterminer un procédé de croissance reproductible de nanotubes de carbone d'au moins 20 dm de long, en tapis perpendiculaire au substrat, peu pollué par du carbone amorphe afin de réaliser un véhicule test permettant de mesurer les propriétés thermiques et électriques du tapis de nanotubes obtenu. Le dispositif expérimental présenté utilise l'ablation laser pour le dépôt de catalyseur (fer) la méthode de CVD assistée par plasma radiofréquence d'éthylène et d'hydrogène pour la croissance de nanotubes de carbone. Des conditions optimales d'obtention des tapis répondant aux critères de réalisation des démonstrateurs, ont été définies à la suite d'une étude paramétrée. Pour les mesures électriques, des plots d'or servant d'électrodes, sont déposés sur les tapis de nanotubes. Lors des tests électriques 4 pointes sur le démonstrateur réalisé, le comportement ohmique des tapis de nanotubes a été mis en évidence. Une puissance de 300 mW/mm2 est déposée sur les plots sans aucun dommage pour les nanotubes, et une résistivité de l'ordre de 10-3 L.m a été estimée. Pour les tests thermiques, une couche mince de titane absorbant l'énergie d'un faisceau laser UV pulsé représentant la source de chaleur, est déposée sur le tapis de nanotubes. Des valeurs de conductivité thermique apparente de 200 - 300 W/m/K et intrinsèque de 660W/m/K ont été déterminées par méthode de pyrométrie infrarouge résolue en temps.

L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

Cette thèse s'inscrit dans le cadre du développement de transistors de puissance HEMT à base de nitrure de gallium au CEA. Les HEMT AlGaN/GaN sont des composants très prometteurs pour les applications d'électronique de puissance. Le but de cette thèse est d'étudier en détail le matériau AlGaN/GaN en amont de la fabrication de transistors. Cette thèse est organisée en quatre chapitres. Le premier chapitre introduit les concepts théoriques nécessaires à la compréhension du fonctionnement des HEMT AlGaN/GaN. Les trois chapitres restant sont consacrés à l'étude des propriétés électriques de l'empilement AlGaN/GaN: résistance de couche, résistance des contacts, mobilité et densité de porteurs. Dans le chapitre deux, à travers des mesures de la résistance de couche, il est démontré que des phénomènes de piégeage interviennent dans le matériau et que l'utilisation d'une source lumineuse permet une stabilisation de la mesure. Ensuite, à travers des structures avec des longueurs de contacts différentes, une étude détaillée des résistances de contact a été effectuée. Pour cela, le modèle TLM a été utilisé. Les résultats obtenus montre que dû à la variation non linéaire des caractéristiques de nos contacts en fonction de leur longueur, un tel modèle n'est pas adapté à l'étude des contacts fabriqués au CEA. Dans le chapitre trois, une méthode de mesure de la résistance de couche d'un empilement AlGaN/GaN sans fabrication de contacts a été mise au point. Cette méthode repose sur les travaux de Van Der Pauw concernant la mesure colinéaire et permet la caractérisation précise et rapide de plaques entières en sortie d'épitaxie. Enfin dans le dernier chapitre, une étude comparative des propriétés électriques de l'empilement AlGaN/GaN sous la grille et en dehors de la grille a été effectuée. Premièrement, on a procédé à une étude statistique de la résistance de couche, de la mobilité et de la densité de porteurs. Il est démontré que la gravure du Si3N4 préalable au dépôt de la grille injecte des ions fluor dans l'empilement, causant des dégradations des propriétés électriques. Ensuite, les phénomènes de diffusion de la mobilité ont été caractérisés à travers une étude détaillée de la mobilité en fonction de la densité de porteurs. Enfin, pour compléter cette étude, une analyse en température des mesures de capacité et de la mobilité a été effectuée. / This PhD is part of the development of HEMT power transistor based on galliumnitride at the CEA. Due to their high electron mobility, high breakdown _eld and goodthermal conductivity, AlGaN/GaN HEMT are very promising devices for power electronic applications.The goal of this PhD is, using electrical characterization, to increase the knowledge ofthe AlGaN/GaN material prior to the fabrication of transistors. First, through measurements ofthe resistance of the electron gas located at the AlGaN/GaN interface, a trapping phenomenonwas evidenced in the material. Then, in order to set a production follow-through of AlGaN/GaNon Si wafers , a method of measuring the sheet resistance of a AlGaN/GaN stack without thefabrication of contacts was developed and patented. Finally, on HEMT transistors fabricatedusing di_erent epitaxies, a detailed study of the sheet resistance, the mobility and the sheetcarrier density in and out of the gated area was carried out.

L'intégration de diélectriques High-k dans les empilements de grille des transistors a fait naître des problèmes de fiabilité complexes. A cela vient s'ajouter, en vue des technologies sub-32nm planaires, de nouvelles problématiques liées à l'utilisation de substrats silicium sur isolant complètement désertés FDSOI. En effet, l'intégration d'un oxyde enterré sous le film de silicium non seulement va modifier l'électrostatique de la structure mais aussi introduire une nouvelle interface Si/SiO2 sujette à d'éventuelles dégradations. Ce manuscrit présente différentes méthodes de caractérisation électrique ainsi que différentes études de fiabilité des dispositifs FDSOI intégrants des empilements High-κ/ grille métallique. Dans un premier temps, une étude complète du couplage électrostatique dans des structures FDSOI est réalisée, permettant de mieux appréhender l'effet d'une tension en face arrière sur les caractéristiques électriques des dispositifs. Différentes méthodes de caractérisation des pièges d'interface sont ensuite présentées et adaptées, quand cela est possible, au cas spécifique du FDSOI, où les défauts entre le film de silicium et l'oxyde enterré doivent être pris en compte. Enfin, différentes études de fiabilité sont présentées, des phénomènes de PBTI et de NBTI sur des dispositifs à canaux longs aux phénomènes propres aux dispositifs de petite dimension, tels que l'impact des porteurs chauds dans des structures FDSOI à film ultra fins et les effets parasites d'augmentation de la tension de seuil lorsque les largeurs des transistors diminuent. / The integration of High-k dielectrics in recent CMOS technologies lead to new complex reliability issues. Furthermore new concerns appear with the use of fully depleted silicon on insulator (FDSOI) substrates for future sub-32nm planar technologies. Indeed, the integration of a buried oxide underneath the silicon film changes the electrostatic of the structure and create a new Si/SiO2 interface which may be degraded. This thesis presents different electrical characterization techniques and reliability studies on High-κ/metal gate FDSOI transistors. First, a complete electrostatic study of FDSOI structures is done allowing a better understanding of the effects of backgate biases. Different techniques to characterize interface traps are then presented and adapted to FDSOI devices, where traps at the silicon film/buried oxide interface must be considered. Finally, different reliability studies are presented; from NBTI and PBTI issues on long channel devices to specific concerns related to small gate length transistors such as hot carriers degradation on ultra-thin film FDSOI devices and threshold voltage increase with gate width scaling.

Avec l'évolution des technologies et le développement des objets connectés, la consommation des circuits est devenue un sujet important. Dans cette thèse nous nous concentrons sur la consommation des mémoires non volatiles à piégeage de charge. Afin de diminuer la consommation, différentes architectures ont vu le jour comme les mémoires 2T ou Split Gate. Nous proposons deux nouvelles architectures de mémoires permettant la diminution de la consommation par rapport à une mémoire Flash standard. La première, appelée ATW (Asymmetrical Tunnel Window), est composée d'une marche d'oxyde au niveau de son oxyde tunnel qui lui permet d'être moins consommatrice qu'une mémoire Flash standard. Une seconde architecture mémoire appelée eSTM (embedded Select Trench Memory) est aussi présentée. Son principal atout est la présence de son transistor de sélection qui est indispensable pour avoir une faible consommation. Grâce à son architecture, cette cellule est bien meilleure que l'architecture proposée précédemment (ATW). Une dernière étude a été réalisée afin d'optimiser le procédé de fabrication de la mémoire eSTM pour le rendre plus robuste. / With the evolution of technologies and the development of connected objects, the circuit consumption is becoming an important subject. In this thesis, we focus on the consumption of trap-charge non-volatile memories. To decrease the consumption, different architectures have emerged, like 2T or Split Gate memories. We propose two new memory architectures allowing to decrease the consumption compared to the standard Flash memory. The first, called ATW (Asymmetrical Tunnel Window), is composed of an oxide step in the tunnel oxide which allows to be less consumer than a standard Flash memory. A second memory architecture called eSTM (embedded Select Trench Memory) is also presented. Its main advantage is its select transistor which is essential to obtain a lower consumption. Thanks to its architecture, this cell is better than the previously proposed architecture (ATW). The last study has been performed to optimize the process flow of the eSTM memory to make it more robust.

La microélectronique a montré une évolution rapide motivée par l'accroissement des performances et par l'abaissement des coûts. Le marché des mémoires est un domaine clé de ce secteur. L'enjeu majeur est d'accéder à la mémoire universelle qui remplacera toutes les autres en associant la densité et l'endurance "illimitée" des DRAM, la rapidité des SRAM et la non-volatilité des Flash. Nous nous sommes intéressés aux technologies MRAM et OxRRAM possédant l'avantage d'être, comme la technologie Flash, non volatile et compatible avec la technologie MOS. Elles promettent également, suivant l'architecture adoptée, d'être aussi rapides qu'une SRAM, aussi dense qu'une DRAM et avoir une endurance quasi-illimitée. Ces technologies reposent sur des concepts dans lesquels la discrimination des deux états du point mémoire est assurée par un changement de résistance. La première partie de cette thèse a été consacrée à la technologie MRAM et notamment à la fiabilité de l'oxyde tunnel intégré dans la jonction magnétique, élément de base des cellules mémoires MRAM. La seconde partie a été axée sur le développement et la compréhension des mécanismes physiques de programmation des mémoires OxRRAM intégrant un oxyde binaire NiO dans l'élément de mémorisation. Un accent particulier a été porté sur le développement d'une solution technologique simple dans son mode de fabrication et permettant d'aboutir à un empilement présentant des performances électriques conformes aux spécifications. Il est alors possible d'envisager l'intégration de l'oxyde de nickel dans des structures de très faibles dimensions et de viser une réduction substantielle de la taille de la cellule mémoire

Avec une introduction pour le nœud technologique 28nm, l’architecture FDSOI planaire devient une alternative intéressante pour adresser les marchés microélectroniques nécessitant une faible voire très faible consommation d’énergie. Elle se différencie principalement grâce à sa technologie de polarisation arrière, dite Back-Bias, afin de moduler la tension de seuil des transistors avec une grande efficacité. Cette modulation permet alors d’adapter le fonctionnement du circuit pour augmenter les performances ou diminuer la consommation. En plus de l’utilisation de film de SOI minces propre à l’architecture, les substrats FDSOI nécessite l’intégration d’oxydes enterrés minces afin de rendre possible la modulation de tension de seuil. Dans ce manuscrit, nous présentons une étude de la fiabilité des oxydes enterrés minces à travers un ensemble de caractérisations électriques et physico-chimiques dans le but d’évaluer leur durée de vie et l’impact de leur dégradation sur les dispositifs. Dans un premier temps, nous donnerons les éléments nécessaires à la compréhension de la dégradation des oxydes dans un contexte d’applications microélectroniques. Les phénomènes évoqués seront alors appliqués aux oxydes enterrés à travers différentes méthodes de caractérisation. Dans un second temps, nous ferons un état de l’art de la fabrication des substrats FDSOI et comparons ainsi la qualité des UTBOX à un oxyde thermique SiO2 de référence par l’intermédiaire de la mesure de charge au claquage (QBD). Plusieurs optimisations seront alors proposées et évaluées pour améliorer cette fiabilité. Ensuite, à partir d’un suivi de la dégradation du volume de l’oxyde et des interfaces, nous chercherons à expliquer le vieillissement de ces oxydes en le rattachant au modèle de percolation. Enfin, nous évaluerons la fiabilité de transistors FDSOI et mesurerons l’impact de la dégradation de l’interface arrière sur leur fonctionnement. Lors de cette étude, nous ferons une comparaison de la fiabilité entre des dispositifs non-contraints et des dispositifs intégrant un canal de silicium contraint en tension réalisés sur des substrats sSOI. Les substrats sSOI sont prévus pour être utilisés sur un nœud technologique 10nm afin d’augmenter la performance des transistors NMOS. / With his introduction on a 28nm technology node, planar FDSOI becomes an excellent architecture to address Low-Power and Ultra-Low Power applications. One of the most interesting technologies is back-bias which enables strong multi-Vth management in order to increase performance or decrease power consumption. Thus, in addition to thin silicon film, FDSOI wafers integrate thin buried oxide to enable this Back-Bias technology. This manuscript presents the study of the reliability of UTBOX thorough electrical and physical characterizations in order to evaluate their lifetime and the impact of their degradation on the devices. First, we will talk about basics of oxide reliability applied to ultra-thin buried oxides and electrical characterization tools used to monitor their wear-out. Second, we describe state-of-the-art processes for FDSOI substrate fabrication and compare the reliability of UTBOX to thermal SiO2, especially by charge-to-breakdown measurements (QBD). By this way, several optimizations have been proposed to improve this reliability. Then, we have monitored bulk oxide and interface degradation of UTBOX to understand, explain and model the wear-out mechanism evolved in the percolation model of buried oxides. Finally, we present the degradation of the back interface and the impact on the characteristics of the transistor. In this context, we also compare standard unstrained FDSOI devices with tensely-strained FDSOI devices from sSOI substrates. This substrate is planned to take part of the 10nm FDSOI technology node in order to increase the performance of NMOS transistors.

L’évolution des performances des dispositifs microélectroniques se heurte aux limites de la miniaturisation. Les contraintes mécaniques constituent un levier potentiel pour dépasser ces limitations. Il est cependant indispensable de bien maitriser leur génération et de connaitre leur influence sur le transport dans le canal. L’objectif de cette thèse vise à étudier l’évolution de la contrainte mécanique en technologie CMOS et son influence sur le transport électronique dans des technologies sub-20nm réalistes. Ce travail s’appuie sur des simulations mécaniques bidimensionnelles. Différentes architectures TriGate et FDSOI sont alors étudiées. Les contraintes obtenues sont comparées à des mesures issues de la diffraction électronique. Plusieurs méthodes de caractérisation électrique et d’extraction de paramètres de transistor MOS sont utilisées. Parmi elles figurent notamment la technique de l’extraction de la mobilité par magnétorésistance. Nous analysons les variations de mobilité en fonction des dimensions et de leur impact sur la contrainte mécanique. Enfin nous utilisons la simulation TCAD pour explorer le potentiel de nouvelles briques technologiques innovantes en voie de développement pour des générations ultérieures. Parmi elles, citons l’intégration des zones fortement contraintes par des source-drains en SiGe à fort pourcentage en germanium ou l’impact des relaxations introduites par l’utilisation des grilles sacrificielles au cours de la fabrication. Dans cette perspective, des simulations électriques basées sur une approche piézo-résistive deviennent indispensables. / In microelectronic, the device's performance evolution is limited by the down-scaling. The mechanical stresses are a potential mobility booster to overcome these limitations. However it is essential to properly control their process integration and to understand their influence on channel transport. The aim of this thesis is to study the mechanical stress evolution in CMOS technology and its impact on electronic transport in sub-20nm realistic technologies. This work is based on bidimensional mechanical simulations. Different architectures FDSOI and TriGate are then studied. The simulated stress maps are compared to experimental characterization from electron diffraction. Several methods of electrical characterization and extraction of MOS transistor are used, especially the magnetoresistance technique. We analyze the mechanical stress impact on the mobility variations according to geometrical dimensions. Finally, we use the TCAD simulation in order to explore the potential of new innovative devices under development for future generations. Among them, the integration of high germanium concentration in source-drain regions or the impact of relaxations induced by dummy gates in process flow. In this perspective, electrical simulations based on piezoresistive approach become essential.

Les mémoires non-volatiles sont devenues récemment un moteur clé de la croissance du secteur des semiconducteurs, et constituent un pivot pour les nouvelles applications et les nouveaux concepts dans le domaine des technologies de l'information et de la communication (TIC). Afin de surmonter les limites en termes de miniaturisation, de consommation électrique et de complexité de fabrication des mémoires non-volatiles à grille flottante (FLASH), l'industrie des semiconducteurs évalue actuellement des solutions alternatives. Parmi celles-ci, les mémoires résistives à pont conducteur ou CBRAM (Conductive Bridge Random Access Memory), qui reposent sur la commutation de résistance d'un électrolyte par migration et oxydo/réduction d'ions métalliques, semblent être des plus prometteuses. L'attractivité de cette technologie innovante vient d'une part de la simplicité de sa structure à deux terminaux et d'autre part de ses performances électriques très prometteuses en termes de consommation électrique et vitesse d'écriture/effacement. De surcroît la CBRAM is une technology mémoire qui s'intègre facilement dans le back end of line (BEOL) du procédé CMOS standard. Dans cette thèse, nous étudions les performances électriques et la fiabilité de deux technologies CBRAM, utilisant des chalcogénures (GeS2) ou un oxyde métallique pour l'électrolyte. Tout d'abord nous nous concentrons sur les CBRAM à base de GeS2, ou l'effet du dopage de l'électrolyte avec de l'argent (Ag) ou de l'antimoine (Sb) est étudié à la lumière d'une analyse des caractérisations électriques. Les mécanismes physiques gouvernant la cinétique de commutation et la stabilité thermique sont aussi discutés sur la base de mesures électrique, d'un modèle empirique et des résultats de calculs ab initio. L'influence des différentes conditions de set/reset est étudiée sur une CBRAM à base d'oxyde métallique. Grâce à cette analyse, les conditions permettant de maximiser la fenêtre mémoire, améliorer l'endurance et minimiser la variabilité sont déterminées. / Non-volatile memory technology has recently become the key driver for growth in the semiconductor business, and an enabler for new applications and concepts in the field of information and communication technologies (ICT). In order to overcome the limitations in terms of scalability, power consumption and fabrication complexity of Flash memory, semiconductor industry is currently assessing alternative solutions. Among them, Conductive Bridge Memories (CBRAM) rely on the resistance switching of a solid electrolyte induced by the migration and redox reactions of metallic ions. This technology is appealing due to its simple two-terminal structure, and its promising performances in terms of low power consumption, program/erase speed. Furthermore, the CBRAM is a memory technology that can be easily integrated with standard CMOS technology in the back end of line (BEOL). In this work we study the electrical performances and reliability of two different CBRAM technologies, specifically using chalcogenides (GeS2) and metal oxide as electrolyte. We first focus on GeS2-based CBRAM, where the effect of doping with Ag and Sb of GeS2 electrolyte is extensively investigated through electrical characterization analysis. The physical mechanisms governing the switching kinetics and the thermal stability are also addressed by means of electrical measurements, empirical model and 1st principle calculations. The influence of the different set/reset programming conditions is studied on a metal oxide based CBRAM technology. Based on this analysis, the programming conditions able to maximize the memory window, improve the endurance and minimize the variability are determined.