Les réseaux sur puce (NoC pour «network on chip») sont des infrastructures de communication extensibles qui autorisent le parallélisme dans la communication. La conception de circuits basés sur les NoC se fait en considérant la communication et le calcul séparément, ce qui la rend plus complexe. Les outils de synthèse d'architecture (HLS pour «high level synthesis») permettent de générer rapidement des circuits performants. Mais le contrôle de ces circuits est centralisé et la communication est de type point-à-point (non extensible). Afin d'exploiter le parallélisme potentiel des algorithmes sur des FPGA dont les ressources augmentent constamment, les outils de HLS doivent extraire le parallélisme d'un programme et utiliser les ressources disponibles de manière optimisée. Si certains outils de synthèse considèrent une spécification de type flot de données, la plupart de concepteurs d'algorithmes utilise des programmes pour spécifier leurs algorithmes. Mais cette représentation comportementale doit souvent être enrichie d'annotations architecturales afin de produire en sortie un circuit optimisé. De plus, une solution complète d'accélération nécessite une intégration du circuit dans un environnement de développement, comme les GPU aujourd'hui. Un frein à l'adoption des FPGA et plus généralement des architectures parallèles, est la nécessaire connaissance des architectures matérielles ciblées.Dans cette thèse, nous présentons une méthode de synthèse qui utilise une technique d'analyse symbolique pour extraire le parallélisme d'une spécification algorithmique écrite dans un langage de haut niveau. Cette méthode introduit la synthèse de NoC pendant la synthèse d'architecture. Afin de dimensionner le circuit final, une modélisation mathématique du NoC est proposée afin d'estimer la consommation en ressources du circuit final. L'architecture générée est extensible et de type flot de données. Mais l'atout principal de l'architecture générée est son aspect programmable car elle permet, dans une certaine mesure, d'éviter les synthèses logiques pour modifier l'application / Network-on-Chip (NoC) introduces parallelism in communications and emerges with the growing integration of circuits as large designs need scalable communication architectures. This introduces the separation between communication tasks and processing tasks, and makes the design with NoC more complex. High level synthesis (HLS) tools can help designers to quickly generate high quality HDL (Hardware Description Level) designs. But their control schemes are centralized, usually using finite state machines. To take benefit from parallel algorithms and the ever growing FPGAs, HLS tools must properly extract the parallelism from the input representation and use the available resources efficiently. Algorithm designers are used with programming languages. This behavioral specification has to be enriched with architectural details for a correct optimization of the generated design. The C to FPGA path is not straightforward, and the need for architectural knowledges limits the adoption of FPGAs, and more generally, parallel architecture. In this thesis, we present a method that uses a symbolic analysis technique to extract the parallelism of an algorithmic specification written in a high level language. Parallelization skills are not required from the users. A methodology is then proposed for adding NoCs in the automatic design generation that takes the benefit of potential parallelizations. To dimension the design, we estimate the design resource consumption using a mathematical model for the NoC. A scalable application, hardware specific, is then generated using a High Level Synthesis flow. We provide a distributed mechanism for data path reconfiguration that allows different applications to run on the same set of processing elements. Thus, the output design is programmable and has a processor-less distributed control. This approach of using NoCs enables us to automatically design generic architectures that can be used on FPGA servers for High Performance Reconfigurable Computing. The generated design is programmable. This enable users to avoid the logic synthesis step when modifying the algorithm if a existing design provide the needed operators

Controle de processos é uma das muitas aplicações que aproveitam as vantagens do uso da teoria de conjuntos nebulosos. Nesse tipo de aplicação, o controlador é, geralmente, embutido no dispositivo controlado. Esta dissertação propõe uma arquitetura reconfigurável eficiente para controladores nebulosos embutidos. A arquitetura é parametrizável, de tal forma, que permite a configuração do controlador para que este possa ser usado na implementação de qualquer aplicação ou modelo nebuloso. Os parâmetros de configuração são: o número de variáveis de entrada (N); o número de variáveis de saída (M); o número de termos linguísticos (Q); e o número total de regras (P). A arquitetura proposta proporciona também a configuração das características que definem as regras e as funções de pertinência de cada variável de entrada e saída, permitindo a escalabilidade do projeto. A composição das premissas e consequentes das regras são configuráveis, de acordo com o controlador nebuloso objetivado. A arquitetura suporta funções de pertinência triangulares, mas pode ser estendida para aceitar outras formas, do tipo trapezoidal, sem grandes modificações. As características das funções de pertinência de cada termo linguístico, podem ser ajustadas de acordo com a definição do controlador nebuloso, permitindo o uso de triângulos. Virtualmente, não há limites máximos do número de regras ou de termos linguísticos empregados no modelo, bem como no número de variáveis de entrada e de saída. A macro-arquitetura do controlador proposto é composta por N blocos de fuzzificação, 1 bloco de inferência, M blocos de defuzzificação e N blocos referentes às características das funções de pertinência. Este último opera apenas durante a configuração do controlador. A função dos blocos de fuzzificação das variáveis de entrada é executada em paralelo, assim como, os cálculos realizados pelos blocos de defuzzificação das variáveis de saída. A paralelização das unidades de fuzzificação e defuzzificação permite acelerar o processo de obtenção da resposta final do controlador. Foram realizadas várias simulações para verificar o correto funcionamento do controlador, especificado em VHDL. Em um segundo momento, para avaliar o desempenho da arquitetura, o controlador foi sintetizado em FPGA e testado em seis aplicações para verificar sua reconfigurabilidade e escalabilidade. Os resultados obtidos foram comparados com os do MATLAB em cada aplicação implementada, para comprovar precisão do controlador. / Process control is one of the many applications that benefits from fuzzy control. In this kind of application, the controller is usually embedded in the controlled device. This dissertation proposes a reconfigurable architecture for efficient embedded fuzzy controllers. The architecture is customizable, as it allows the controller configuration to be used to implement any fuzzy model. The configuration parameters are: the number of input variables (N); the number of output variables (M); the number of linguistic terms (Q); and the total number of rules (P). The proposed architecture also enables the configuration of the characteristics that define the rules and membership functions of each input and output variable, allowing for an optimal scalability of the project. The composition of the antecedent and consequent of the rules are configurable, according to the fuzzy model that is being implemented. A priori, the architecture supports triangular membership functions, but it can be extended to accommodate other forms, such as trapezium, without major modifications. The characteristics of the lines, forming the membership functions of the linguistic terms, can be adjusted according to the definition of the fuzzy model, allowing the use of non-isosceles and isosceles triangles. Virtually, there are no limits on the number of rules or linguistic terms used in the model, as well as the number of input and output variables. The macro-architecture of the proposed controller is composed of N fuzzification blocks, 1 inference block, M defuzzification blocks and N blocks to handle the characteristics of the membership functions. This block operates only during the controller setup. The work done by the fuzzification blocks of the input variables is executed in parallel, as well as the computation performed by the defuzzification blocks of the output variables. The duplication of the fuzzification and defuzzification blocks accelerates the process of yielding the final response of the controller. Several simulations were performed to verify the correct operation of the controller, which is specified in VHDL. In a second stage, to evaluate the controller performance, the architecture was synthesized into a FPGA and tested with six applications to verify the reconfigurability and scalability of the design. The results obtained were compared with the ones obtained from MATLAB for each of the implemented applications, to demonstrate the accuracy of the controller.

The following work presents a optimization proposal for a digital reverberation architecture applying multirate processing techniques over a reconfigurable platform. Reverberation is one of the acoustic effects that most occur in our lives. Although very common, this phenomenon is often imperceptible. It is noteworthy that the presence of reverberation has a paramount importance, particularly in the musical environment, since it adds sense of space to the recordings (or executions) of a particular song, making it sounds more natural. Due to this importance, the first artificial reverbs came much time before digital computers. These simulators were electro-acoustic devices that simulated the reverberation making use of springs or steel plates equipped with transducers. With the appearance of the first digital computers, digital signal processing techniques began to be used, leading to the first digital reverbs that simulate the reverberation using linear filters in discrete time. Considering the recent developments experienced in the configurable computing field, there is a natural tendency to research and develop acoustic systems based on such a platform. The multirate signal processing is characterized by changing the signal sampling frequency from the removal or addition of samples in the original input sequence. Depending on the application, changing the frequency of sampling can greatly reduce the algorithms and hardware complexity. As the reverb effect is based on digital delay lines which size is proportional to the sampling frequency, and, since multirate processing techniques allow the frequency reduction, is possible visualise the reduction in memory needed to implement the effect in question. In this sense, the architecture of digital reverb proposed by James A. Moorer was chosen as the basis for development and comparison. From the results of this work, it is highlighted the reduction in memory consumption by 50% compared to the reference architecture. Regarding the results compatibility, the proposed architecture presented a satisfactory response, being imperceptible the differences between the reference architecture and the proposed one. At last, it is emphasized that the proposed architecture can be used to build other audio effects based on time delays, which will benefit from the reduction in memory consumption afforded by the proposal. This considerable reduction in memory enables the proposed architecture utilization on a single low-cost chip and presents a new way to manage computational resources required by digital reverberators. / Este trabalho apresenta uma proposta de otimização para uma arquitetura de reverberação digital, empregando técnicas de processamento multitaxa sobre uma plataforma reconfigurável. A reverberação é um dos efeitos acústicos de maior ocorrência em nossa vida. Porém, apesar de muito comum, este fenômeno é muitas vezes imperceptível. Destaca-se que a presença de reverberação é de extrema importância particularmente no meio musical, pois ela adiciona senso de espaço às gravações (ou execuções) de determinada música, proporcionando assim uma maior naturalidade. Devido a esta importância, os primeiros reverberadores artificiais surgiram muito antes dos computadores digitais. Estes simuladores eram dispositivos eletro-acústicos que simulavam a reverberação fazendo uso de molas ou chapas de aço equipadas com transdutores. Com o surgimento dos primeiros computadores digitais, técnicas de processamento digital de sinais começaram a ser utilizadas, dando origem aos primeiros reverberadores digitais que simulavam a reverberação através do uso de filtros lineares em tempo discreto. Tendo em vista a recente evolução experimentada na área da computação configurável, surge uma tendência natural à pesquisa e desenvolvimento de sistemas acústicos baseados em tal plataforma. O processamento de sinais multitaxa se caracteriza pela mudança da freqüência de amostragem de um sinal, a partir da remoção ou adição de amostras na seqüência de entrada original. Dependendo da aplicação, a mudança da freqüência de amostragem pode reduzir consideravelmente a complexidade dos algoritmos e do hardware. Como o efeito de reverberação digital se baseia em linhas de atraso cujo tamanho é proporcional à freqüência de amostragem, e as técnicas de processamento multitaxa possibilitam a redução desta freqüência, visualiza-se então a redução da quantidade de memória necessária para a implementação do efeito em questão. Neste sentido, a arquitetura de reverberação digital proposta por James A. Moorer foi escolhida como base de desenvolvimento e comparação. Dos resultados obtidos neste trabalho, destaca-se a redução do consumo de memória em 50% em relação à arquitetura de referência. No tocante a compatibilidade de resultados, a arquitetura proposta apresentou uma resposta satisfatória, sendo imperceptíveis as diferenças entre a arquitetura de referência e a arquitetura proposta. Por fim, destaca-se que a arquitetura proposta pode ser utilizada na construção de outros efeitos de áudio baseados em atrasos de tempo, que se beneficiarão com a redução do consumo de memória proporcionada pela proposta em questão. Essa redução considerável de memória possibilita o emprego da arquitetura proposta em um chip único (single-chip) de baixo custo, e apresenta uma nova maneira de gerenciar os recursos computacionais exigidos pelos reverberadores digitais.

Os sistemas eletrônicos digitais estão sendo cada vez mais utilizados em aplicações de telecomunicações, processamento de voz, instrumentação, biomedicina e multimídia. A maioria dessas aplicações requer algum tipo de processamento de sinal, sendo que essa função normalmente é executada em grande parte por um bloco digital. Além disso, considerando-se os diversos tipos de circuitos existentes num sistema, tais como memórias RAM (Random Access Memory) e ROM (Read Only Memory), partes operativas e partes de controle complexas, é cada vez mais importante a preocupação com o teste desses sistemas complexos. O aumento da complexidade dos circuitos a serem testados exige também um aumento na complexidade dos circuitos testadores (teste externo), tornando estes últimos muito caros. Uma alternativa viável é integrar algumas ou todas as funções de teste no próprio chip a ser testado. Por outro lado, essa estratégia pode resultar em um custo proibitivo em termos de área em silício.É interessante observar, no entanto, que se os testes e a função de processamento de sinal não necessitarem ser executados em paralelo, então é possível utilizar uma única área reconfigurável para realizar essas funções de uma maneira sequencial. Logo, este trabalho propõe uma arquitetura reconfigurável otimizada para a implementação desses dois tipos de circuitos (processamento digital de sinais e teste). Com esta abordagem pretende-se ter ganhos de área em relação tanto a uma implementação dedicada (full-custom) quanto a uma implementação em dispositivos reconfiguráveis comerciais. Para validar essas idéias, a arquitetura proposta é descrita em uma linguagem de descrição de hardware, e são mapeados e simulados algoritmos de teste e de processamento de sinais nessa arquitetura. S˜ao feitas estimativas da área ocupada pelas três abordagens (dedicada, dispositivo reconfigurável comercial e nova arquitetura proposta), bem como uma análise comparativa entre as mesmas. Também são feitas estimativas de atraso e frequência máxima de operação. / Digital electronic systems have been increasingly used in a large spectrum of applications, such as communication, voice processing, instrumentation, biomedicine, and multimedia. Most of these applications require some kind of signal processing. Most of this task is usually performed by a digital block. Moreover, these complex systems are composed of different kinds of circuits, such as RAM (Random Access Memory) and ROM (Read Only Memory) memories, complex datapaths and control parts. This way, the test of such systems is ever more important. Likewise, the increasingly complexity of the circuits to be tested requires more complex testers (external test), making the latter more expensive. An approach to address this problem is to embbed the test functions onto the chip to be tested itself. Nevertheless, this approach may bring a prohibitive cost in terms of area on silicon. However, if the test and the signal processing functions are not required to run in parallel, then it is possible to use the same reconfigurable area to implement these functions one after another. Thus, this work proposes an optimized reconfigurable architecture to implement this kind of circuits (digital signal processing and test). This approach intends to decrease the occupied area in comparison to a dedicated and also to a comercial reconfigurable device implementation. To validate these ideas, the proposed architecture is described using a hardware description language and some test and digital signal processing applications are mapped and simulated on this architecture. In this work an estimative of the occupied area by the three approaches (dedicated, comercial reconfigurable device, and the new proposed architecture) as well as a comparison analysis between them are performed. Likewise, a delay estimate is performed and the maximum operation frequency is evaluated.

Este trabalho visa propor uma metodologia de análise da variabilidade do tempo de atraso de propagação no FPGA. Para alcançar esse objetivo são utilizados três circuitos diferentes: o circuito 1 mede a diferença de atrasos de dois circuitos, o circuito 2 identifica o atraso menor de dois circuitos e, por fim, o terceiro circuito que consiste do oscilador em anel. Cada circuito foi avaliado individualmente numa estrutura BIST, implementada nos FPGA XC3S200-FT256 e EP2C35F672C6. Os métodos utilizados para análise dos dados foram a média móvel, o plano de mínimos quadrados e o teste t-student. A metodologia permitiu mostrar a variabilidade within-die e suas componentes sistêmica e randômica. / This work aims to propose a methodology of analysis of variability of propagation-delay time in FPGA. To achieve this goal three different circuits are implemented: the circuit 1 measures the delay difference of two logic paths, the circuit 2 identifies smallest delay of two logic paths, and finally the third circuit consists of a ring oscillator. Each circuit has been assessed individually in a BIST structure, implemented in FPGAs XC3S200-FT256 and EP2C35F672C6. The methods used for data analysis were the moving average, least-squares plane and the t-student test. The methodology has allowed to evaluate the within-die variability and its systemic and random components.

Le but de la thèse a été de montrer que les cellules mémoires MRAM présentent de nombreux avantages pour une utilisation en tant que mémoire de configuration pour les architectures reconfigurables et en particulier les FPGAs (Field Programmable Gate Arrays). Ce type de composant est programmable et permet de concevoir un circuit numérique simplement en programmant des cellules mémoires qui définissent sa fonctionnalité. Un FPGA est principalement constitué de cellules mémoires. C'est pourquoi elles déterminent en grande partie ses caractéristiques comme sa surface ou sa consommation et influencent ses performances comme sa rapidité. Les mémoires MRAM sont composées de Jonctions Tunnel Magnétiques (JTMs) qui stockent l'information sous la forme d'une aimantation. Une JTM est composée de trois couches : deux couches de matériaux ferromagnétiques séparées par une couche isolante. Une des deux couches ferromagnétiques a une aimantation fixée dans un certaine direction (couche de référence) tandis que l'autre peut voir son aimantation changer dans deux directions (couche de stockage). Ainsi, la propagation des électrons est changée suivant que les deux aimantations sont parallèles ou antiparallèles c'est-à-dire que la résistance électrique de la jonction change suivant l'orientation relative des aimantations. Elle est faible lorsque les aimantations sont parallèles et forte lorsqu'elles sont antiparallèles. L'écriture d'une JTM consiste donc à changer l'orientation de l'aimantation de la couche de stockage tandis que la lecture consiste à déterminer si l'on a une forte ou une faible résistance. Les atouts de la JTM font d'elle une bonne candidate pour être une mémoire dite universelle, bien que des efforts de recherche restent à accomplir. Cependant, elle a de nombreux avantages comme la non-volatilité, la rapidité et la faible consommation à l'écriture comparée à la mémoire Flash ainsi que la résistance aux radiations. Grâce à ces avantages, on peut déjà l'utiliser dans certaines applications et en particulier dans le domaine du spatial. En effet, l'utilisation dans ce domaine permet de tirer parti de tous les avantages de la JTM en raison du fait qu'elle est intrinsèquement immune aux radiations et non-volatile. Elle permet donc de réaliser un FPGA résistant aux radiations et avec une basse consommation et de nouvelles fonctionnalités. Le travail de la thèse s'est donc déroulé sur trois ans. La première année a d'abord été dédiée à l'état de l'art afin d'apprendre le fonctionnement des JTMs, l'architecture des FPGAs, les techniques de durcissement aux radiations et de basse consommation ainsi que le fonctionnement des outils utilisés en microélectronique. Au bout de la première année, un nouveau concept d'architecture de FPGA a été proposé. Les deuxième et troisième années ont été dédiées à la réalisation de cette innovation avec la recherche de la meilleure structure de circuit et la réalisation d'un circuit de base d'un FPGA ainsi que la conception puis la fabrication d'un démonstrateur. Le démonstrateur a été testé avec succès et a permis de prouver le concept. La nouvelle architecture de circuit de FPGA a permis de montrer que l'utilisation des mémoires MRAM comme mémoire de configuration de FPGA était avantageuse et en particulier pour les technologies futures. / The aim of the thesis was to show that MRAM memory has many advantages for use as a configuration memory for reconfigurable architectures and especially Field Programmable Gate-Arrays (FPGAs). This type of component is programmable and allows designing a digital circuit simply by programming memory cells that define its functionality. An FPGA is thus mainly composed of memory cells. That is why they largely determine its characteristics as its surface or power consumption and affect its performance as its speed. MRAM memories are composed of Magnetic Tunnel Junctions (JTMs) which store information in the form of a magnetization. A JTM is composed of three layers: two layers of ferromagnetic material separated by an insulating layer. One of the two ferromagnetic layers has a magnetization pinned in a fixed direction (reference layer) while the other one can have its magnetization switched between two directions (storage layer). Thus, the propagation of the electrons is changed depending on whether the two magnetizations are parallel or antiparallel that is to say that the electrical resistance of the junction changes according to the orientation of the magnetizations. It is low when the magnetizations are parallel and high when antiparallel. Writing a JTM consists in changing the orientation of the magnetization of the storage layer while reading consists in determining if the resistance is high or low. The advantages of the JTM make it a good candidate to be used as a universal memory although research efforts are still needed. However, it has many advantages such as non-volatility, fast and low power consumption compared to writing to Flash memory as well as resistance to radiation. With these advantages, we may already use it in some applications and in particular in the field of space. Indeed, its use in this area allows taking advantage of all of the benefits of JTM due to the fact that it is intrinsically immune to radiation and non-volatile. It therefore enables to make a radiation hardened and low power FPGA with new functionalities. The work of this thesis is held over three years. The first year was dedicated to the state of the art in order to learn the mechanisms of JTMs, the architecture of FPGAs, radiation hardening and low power consumption techniques as well as the operation of the tools used in microelectronics. After the first year, a new FPGA architecture concept was proposed. The second and third years were devoted to the realization of this innovation with the search for the best circuit structure and the realization of an elementary component of a FPGA and the design and manufacture of a demonstrator. The demonstrator has been successfully tested and proved the new concept. The new circuit architecture of FPGA has shown that the use of MRAM cells as configuration memories for FPGAs was particularly advantageous for future technologies.

Les nouvelles approches de technologies mémoires permettront une intégration dite back-end, où les cellules élémentaires de stockage seront fabriquées lors des dernières étapes de réalisation à grande échelle du circuit. Ces approches innovantes sont souvent basées sur l'utilisation de matériaux actifs présentant deux états de résistance distincts. Le passage d'un état à l'autre est contrôlé en courant ou en tension donnant lieu à une caractéristique I-V hystérétique. Nos mémoires résistives sont composées d'argent en métal électrochimiquement actif et de sulfure amorphe agissant comme électrolyte. Leur fonctionnement repose sur la formation réversible et la dissolution d'un filament conducteur. Le potentiel d'application de ces nouveaux dispositifs n'est pas limité aux mémoires ultra-haute densité mais aussi aux circuits embarqués. En empilant ces mémoires dans la troisième dimension au niveau des interconnections des circuits logiques CMOS, de nouvelles architectures hybrides et innovantes deviennent possibles. Il serait alors envisageable d'exploiter un fonctionnement à basse énergie, à haute vitesse d'écriture/lecture et de haute performance telles que l'endurance et la rétention. Dans cette thèse, en se concentrant sur les aspects de la technologie de mémoire en vue de développer de nouvelles architectures, l'introduction d'une fonctionnalité non-volatile au niveau logique est démontrée par trois circuits hybrides: commutateurs de routage non volatiles dans un Field Programmable Gate Arrays, un 6T-SRAM non volatile, et les neurones stochastiques pour un réseau neuronal. Pour améliorer les solutions existantes, les limitations de la performances des dispositifs mémoires sont identifiés et résolus avec des nouveaux empilements ou en fournissant des défauts de circuits tolérants. / Novel approaches in the field of memory technology should enable backend integration, where individual storage nodes will be fabricated during the last fabrication steps of the VLSI circuit. In this case, memory operation is often based upon the use of active materials with resistive switching properties. A topology of resistive memory consists of silver as electrochemically active metal and amorphous sulfide acting as electrolyte and relies on the reversible formation and dissolution of a conductive filament. The application potential of these new memories is not limited to stand-alone (ultra-high density), but is also suitable for embedded applications. By stacking these memories in the third dimension at the interconnection level of CMOS logic, new ultra-scalable hybrid architectures becomes possible which exploit low energy operation, fast write/read access and high performance with respect to endurance and retention. In this thesis, focusing on memory technology aspects in view of developing new architectures, the introduction of non-volatile functionality at the logic level is demonstrated through three hybrid (CMOS logic ReRAM devices) circuits: nonvolatile routing switches in a Field Programmable Gate Array, nonvolatile 6T-SRAMs, and stochastic neurons of an hardware neural network. To be competitive or even improve existing solutions, limitations on the memory devices performances are identified and solved by stack engineering of CBRAM devices or providing faults tolerant circuits.

This work involves the study and the implementation of different techniques of image processing in software and hardware , aiming the implementation of a new methodology of digital images location of candidate regions . Both implementations will be compared with the objective of verifying the obtained performance during the execution of the algorithms in PC and FPGA XILINX Spartan3 model3s400ft256.®. This task will be performed by applying some morphological operators, like erosion, dilatation and gradient to obtain only the borders of the processed image. After the conclusion of this stage location of candidate regions technique is applied aiming to restrict correctly only the x and y coordinates that may contain the vehicle plate or the traffic sign. The methodology of location of candidate regions was evaluated in software on a base of 823 images with varied dimensions. This technique is based on the analysis of the signature of the vehicle plate or traffic sign that are obtained through the process of border extraction. After concluding the validation of the above mentioned techniques in software the mapping out of these ones is done in a reconfigurable architecture. The results obtained from the execution of the implemented descriptions in hardware were compared with the ones obtained in software to evaluate the performance between the PC and FPGA types platforms. It is important to point out that the methodology of location of the candidate regions in digital images was developed is protected by the rights of intellectual property under the number 0000270607032603 / Este trabalho envolve o estudo e implementação de diferentes técnicas de processamento de imagens em software e hardware, visando a implementação de uma nova metodologia de localização de regiões candidatas em imagens digitais. Ambas implementações serão comparadas com o objetivo de verificar o desempenho obtido durante a execução dos algoritmos em PC e FPGA XILINX Spartan3 modelo 3s400ft256 1®. Essa tarefa será executada aplicando-se alguns operadores morfológicos, como: erosão, dilatação e gradiente para obter apenas as bordas da imagem processada. Após essa etapa ser concluída aplica-se a técnica de localização de regiões candidatas visando restringir corretamente apenas as coordenadas x e y que possam conter a placa veicular ou a placa de trânsito. A metodologia de localização de regiões candidatas foi validada em software sobre uma base de 823 imagens com dimensões variadas. Essa técnica baseia-se na análise da assinatura da placa veicular ou de trânsito que são obtidas através do processo de extração de bordas. Depois de concluído a validação das técnicas citadas em software fez-se o mapeamento dessas para uma arquitetura reconfiguravel. Os resultados obtidos a partir da execução das descrições implementadas em hardware foram comparados com os obtidos em software afim de avaliar o desempenho entre a plataforma do tipo PC e o FPGA. É importante salientar que a metodologia desenvolvida de localização das regiões candidatas em imagens digitais encontra-se protegida pelos direitos de propriedade intelectual sob o número 0000270607032603

Made available in DSpace on 2014-12-17T14:55:35Z (GMT). No. of bitstreams: 1 AntonioHFM.pdf: 1206372 bytes, checksum: 7e767b645dc802c79b12255cbcef962f (MD5) Previous issue date: 2009-07-17 / The semiconductor technologies evolutions leads devices to be developed with higher processing capability. Thus, those components have been used widely in more fields. Many industrial environment such as: oils, mines, automotives and hospitals are frequently using those devices on theirs process. Those industries activities are direct related to environment and health safe. So, it is quite important that those systems have extra safe features yield more reliability, safe and availability. The reference model eOSI that will be presented by this work is aimed to allow the development of systems under a new view perspective which can improve and make simpler the choice of strategies for fault tolerant. As a way to validate the model na architecture FPGA-based was developed. / A evolu??o das tecnologias em semicondutores possibilita que dispositivos sejam desenvolvidos cada vez mais com uma maior capacidade de processamento. Neste sentido, estes componentes passam a ter sua utiliza??o ampliada para um maior campo de atua??o. Ambientes da ind?stria petroleira, minera??o, automotivos e hospitalares s?o exemplos de setores que est?o utilizando tais dispositivos com maior frequ?ncia em seus processos. As atividades que s?o desenvolvidas por estas ind?strias est?o diretamente envolvidas com a seguran?a ambiental e a sa?de daqueles que nela trabalham. Desta forma, torna-se mister a utiliza??o de sistemas que sejam dotados de caracter?sticas de seguran?a extra que possam conferir a estes sistemas maior confiabilidade, seguran?a e disponibilidade. O modelo de referencia eOSI que ser? apresentado por esta Disserta??o tem por objetivo permitir que estes sistemas sejam desenvolvidos sob uma nova perspectiva que facilite a escolha das estrat?gias de toler?ncia a falha a serem empregadas na aplica??o. Como forma de validar a utiliza??o deste modelo ser? apresentada uma arquitetura de suporte que foi desenvolvida em FPGA com base neste modelo.

Conselho Nacional de Desenvolvimento Científico e Tecnológico / Programmable logic devices were introduced about fifteen years ago and nowadays they are used in areas like Telecommunications, Instrumentation and more recently Power Electronics. This work presents the application of an FPGA device in the control of a ballast circuit for driving high intensity discharge lamps. The electronic ballast presents improvements regarding the previous electromagnetic reactors, due to their small size and weight and also because they guarantee a longer life time for the lamps. In order to test and verify the proposed control strategy, a prototype was built to drive 70W,150W and 250W metal halide and high pressure sodium lamps. Beyond the vantages above mentioned, the prototype also presented a notable reduction in the time needed for the lamp to achieve maximum brightness, in comparison to magnetic reactors. / Os dispositivos lógicos programáveis surgiram há cerca de quinze anos e hoje são utilizados em áreas como Telecomunicações, Instrumentação e mais recentemente em Eletrônica de Potência. Este trabalho apresenta a aplicação de um dispositivo FPGA no controle de um circuito ballast eletrônico para acionamento de lâmpadas de alta intensidade de descarga (AID). Os reatores eletrônicos apresentam sensíveis melhorias com relação aos reatores eletromagnéticos por apresentarem menor peso e volume e também por garantirem uma maior vida útil às lâmpadas. Para testar e verificar a estratégia de controle proposta, dois protótipos foram construídos para alimentar lâmpadas AID de vapor de sódio e de vapor metálico de 70W, 150W e 250W. Além das vantagens citadas anteriormente, entre os resultados apresentados pelo protótipo destaca-se a notável redução no tempo para se atingir o brilho máximo da lâmpada com relação aos reatores magnéticos. / Doutor em Ciências