Localização e Mapeamento são problemas fundamentais da robótica que vêm sendo estudados exaustivamente pela comunidade científica para a navegação de robôs móveis. A maior parte das pesquisas estão concentradas em implementações para computadores pessoais, mas pouco se tem feito na área de computação embarcada. Este trabalho mostra a análise e implementação em FPGA de um algoritmo de localização para ambientes dinâmicos composto por um filtro de partículas, e também de um algoritmo de mapeamento baseado na técnica de scan matching. Os algoritmos originais desenvolvidos em linguagem de programação C foram analisados e modificados para uma abordagem embarcada (embedded) em robôs reconfiguráveis utilizando-se o processador Nios II da Altera. Os algoritmos são comparados quanto ao desempenho, no intuito de servir como referência no futuro desenvolvimento da ferramenta de codesign autom´atico ARCHITECT+ / Localization and Mapping are fundamental robot navigation problems wich currently has been exaustily studied by scientific comunity. Most of research is concentrated on implementation for personal computers, and the robot navigation is done on static environment. But, these algorithms can not be directly applied for embedded solutions on dynamic environments. This work shows an analysis and implementation on FPGA of a localization algorithm for dynamic environments composed of a particle filter, and by an mapping algorthm known as scan matching. The original algorithm devoloped on C programming language for PCs are analised and modified for an embedded approach to mobile robots using Altera Nios II processor. Both C and embedded algorithms are compared within performance, to serve as reference on a future developement of automatic codesign tool ARCHITECT+

O cálculo dos vetores de movimento é utilizado em vários processos na área de visão computacional. Problemas como estabelecer rotas de colisão e movimentação da câmera (egomotion) utilizam os vetores como entrada de algoritmos complexos e que demandam muitos recursos computacionais e consequentemente um consumo maior de energia. O fluxo ótico é uma aproximação do campo gerado pelos vetores de movimento. Porém, para aplicações móveis e de baixo consumo de energia se torna inviável o uso de computadores de uso geral. Um sistema embarcado é definido como um computador desenvolvido com um propósito específico referente à aplicação na qual está inserido. O objetivo principal deste trabalho foi elaborar um módulo em sistema embarcado que realiza o cálculo do fluxo ótico. Foi elaborado um co-projeto de hardware e software dedicado e implementados em FPGAs Cyclone II e Stratix IV para a prototipação do sistema. Desta forma, a implementação de um projeto que auxilia a detecção e medição do movimento é importante não só como aplicação isolada, mas para servir de base no desenvolvimento de outras aplicações como tracking, compressão de vídeos, predição de colisão, etc / The motion vectors calculation is used in many processes in the area of computer vision. Problems such as establishing collision routes and the movement of the camera (egomotion) use this vectors as input for complexes algorithms that require many computational and energy resources. The optical flow is an approximation of the field generated by the motion vectors. However, for mobile, low power consumption applications becomes infeasible to use general-purpose computers. An embedded system is defined as a computer designed with a specific purpose related to the application in which it is inserted. The main objective of this work is to implement a hardware and software co-design to assist the optical flow field calculation using the CycloneII and Stratix IV FPGAs. Sad that, it is easily to see that the implementation of a project to help the detection and measurement of the movement can be the base to the development of others applications like tracking, video compression and collision detection

This thesis deals with a training of the FPNN structures. It focuses on the ways of direct conversion of the pretrained arti cial neural networks to FPNNs. This is useful when original training data set is not reachable.

Avec l’essor de l'Industrie 4.0, de nombreuses infrastructures ont été contraintes d’ouvrir leurs réseaux à Internet, principalement pour répondre au besoin croissant de supervision et de contrôle à distance. Mais là où ces infrastructures étaient auparavant isolées, épargnées par les menaces extérieures, leur ouverture a provoqué l’émergence de nouveaux risques, en particulier à travers le réseau, potentiellement sérieux et qui ne sont pas couverts.Les solutions de cybersécurité, comme les pare-feux, les systèmes de détection d’intrusion ou les systèmes de protection contre les intrusions, sont couramment utilisés pour répondre aux préoccupations liées à la cybersécurité des infrastructures industrielles. Cependant, la tendance à se fier aux systèmes logiciels pour assurer la protection du réseau a mis en lumière les vulnérabilités de ces systèmes, en raison de leurs implémentations logicielles inhérentes. En outre, l’industrie est liée à ses propres spécificités (faible latence, support de protocoles réseaux spécifiques), qui sont rarement couvertes par les solutions informatiques communes.L’objectif principal de cette thèse est d’étudier l’utilisation de dispositifs FPGA appliqués à la cybersécurité pour les réseaux industriels, soit comme support pour des applications de sécurité logicielle, soit pour effectuer des opérations critiques d’analyse réseau. Ce travail présente d’abord le contexte industriel, avec les systèmes de contrôle, leurs architectures, leurs besoins, les règles de mise en œuvre, les protocoles spécifiques et donne également deux exemples de systèmes de contrôle comme on peut en trouver dans l’industrie. Il met ensuite en lumière les problèmes de sécurité, avec une description des menaces les plus courantes, des études de cas sur leurs applications et leurs impacts dans un système de contrôle, et des discussions sur les contre-mesures de pointe disponibles sur le marché. Suite à l'établissement d'une cible de sécurité, nous mettrons en évidence la vulnérabilité des éléments logiciels et des systèmes d’exploitation. Nous verrons aussi comment l’absence d’analyse de sécurité tenant compte de l’état des processus peut mener à certaines vulnérabilités.Pour pallier à ces problèmes, nous proposons, par une première contribution, de renforcer la sécurité des systèmes logiciels en tirant parti des mécanismes de protection existants du FPGA. Enfin, pour répondre à des menaces applicatives spécifiques, nous proposons la mise en œuvre d’une architecture de reconnaissance de motifs, sur FPGA, prenant en considération le cadre temporel et l'état du procédé industriel. Cette thèse a été réalisée en collaboration avec le Laboratoire d'Informatique, de Robotique et de Microélectronique de Montpellier (LIRMM) et la société SECLAB. / With the rise of Industry 4.0, many infrastructures were forced to open their networks to the Internet, mainly to meet the growing need for supervision and remote control. But where these infrastructures were previously isolated, spared from external threats, their opening has caused the emergence of new threats, particularly network ones, which were not addressed and present serious risks.Network cybersecurity solutions, like Firewalls, Intrusion Detection Systems or Intrusion Protection Systems are commonly used to address the concern of industrial infrastructures cybersecurity. However the trend of relying on software-based systems to ensure network protection brought to light the vulnerabilities of these systems, due to their inherent software implementation. Furthermore, the industry is tied to its own specificities (low-latency, support of specific network protocols), which are rarely covered by common IT solutions.The main goal of this thesis is to study the use of FPGA-based devices applied to cybersecurity for industrial networks. Either as support for software-based security applications, or to perform critical network analysis operations. First it presents the industrial context, with control systems, their architectures, needs, implementation rules, specific protocols and also gives two examples of control systems as they can be found in the industry. Then it highlights the security problematic, with a description of the most common threats, cases study about their applications and impact in a control system, and discussions on the state of the art counter-measures available on the market. Through the establishment of a security target, it points the vulnerability of software elements and operating systems as well as the lack of process state aware security analysis.To address these issues, we propose, through a first contribution, to enforce the security of the software system by taking advantage of existing FPGA's protection mechanisms. Finally, to answer specific application threats, we introduce an implementation of a brute force matching architecture with time and operational-process awareness, on FPGA.This thesis was conducted in collaboration between the Montpellier computer science, robotic and microelectronic laboratory (LIRMM) and the SECLAB company.

La détection, localisation d'obstacles et la reconstruction de carte d'occupation 2D sont des fonctions de base pour un robot navigant dans un environnement intérieure lorsque l'intervention avec les objets se fait dans un environnement encombré. Les solutions fondées sur la vision artificielle et couramment utilisées comme SLAM (simultaneous localization and mapping) ou le flux optique ont tendance a être des calculs intensifs. Ces solutions nécessitent des ressources de calcul puissantes pour répondre à faible vitesse en temps réel aux contraintes. Nous présentons une architecture matérielle pour la détection, localisation d'obstacles et la reconstruction de cartes d'occupation 2D en temps réel. Le système proposé est réalisé en utilisant une architecture de vision sur FPGA (field programmable gates array) et des capteurs d'odométrie pour la détection, localisation des obstacles et la cartographie. De la fusion de ces deux sources d'information complémentaires résulte un modèle amelioré de l'environnement autour des robots. L'architecture proposé est un système à faible coût avec un temps de calcul réduit, un débit d'images élevé, et une faible consommation d'énergie / Obstacle detection, localization and occupancy map reconstruction are essential abilities for a mobile robot to navigate in an environment. Solutions based on passive monocular vision such as simultaneous localization and mapping (SLAM) or optical flow (OF) require intensive computation. Systems based on these methods often rely on over-sized computation resources to meet real-time constraints. Inverse perspective mapping allows for obstacles detection at a low computational cost under the hypothesis of a flat ground observed during motion. It is thus possible to build an occupancy grid map by integrating obstacle detection over the course of the sensor. In this work we propose hardware/software system for obstacle detection, localization and 2D occupancy map reconstruction in real-time. The proposed system uses a FPGA-based design for vision and proprioceptive sensors for localization. Fusing this information allows for the construction of a simple environment model of the sensor surrounding. The resulting architecture is a low-cost, low-latency, high-throughput and low-power system.

Les progrès sur la technologie électronique pendant les dernières années avaient permis l’utilisation des techniques numériques dans la métrologie de temps et fréquence où bas bruit et haute précision sont nécessaires. Ces techniques génèrent systèmes plus flexibles pour l’implémentation et pour la configuration. De cette façon, c’est possible d’obtenir systèmes de mesure avec capacités étendues, fonctionnalités ajoutées et plus facile ad utiliser.Les convertisseurs analogique-numérique (ADCs) et numérique-analogique (DACs), considérée comme l’interface avec le monde analogique, représentent la limite de la performance du système en termes de bruit. De plus, en général, les plateformes commerciales basées sur FPGA sont cadencées par un oscillateur à quartz dont précision et stabilité de fréquence ne sont pas adapté pour plupart des applications de temps e fréquence. Dans ce cas, c’est possible d’utiliser le Phase Locked Loop (PLL) intégré dans la FPGA pour générer l’horloge du système à partir d’une référence de fréquence externe. Cependant, en considérant que le bruit de phase du PLL pourrait dégrader la stabilité de la référence et ainsi limiter la performance d’entier système, le PLL devient un composant critique pour l’instrumentation numérique. L’information disponible actuellement dans la littérature décrit en détail les spécifications de ces composants a offset de fréquence loin de la porteuse. Cependant, l’information proche à la porteuse est une préoccupation plus importante pour les applications de temps et fréquence.Dans ce cadre, ma thèse de doctorat est concentrée sur l’étude des limitations des composants critiques de l’instrumentation numérique pour la métrologie de temps et fréquence. L’objectif est de caractériser le bruit introduit par ces composants et ainsi obtenir un modèle que permettra de prédire leurs effets sur une application spécifique. On propose une méthode pour extraire les paramètres des modelés lequel est testé et validé sur la plateforme commercial Red Pitaya. Cette plateforme est une open source embedded system dont résolution et vitesse (14 bit, 125 MSps) sont raisonnablement proche de l’état de l’art des ADCs et DACs (16 bit, 350 MSps or 14 bit, 1 GSps/3GSPs) et c’est potentiellement suffisant pour l’implémentation de un instrument complet. Les résultats de la caractérisation conduisent aux limitations de la plateforme et donnent une directrice pour le design de l’instrument.Basé sur les résultats obtenus de la caractérisation du bruit, l’implémentation de un instrument numérique pour le transfert de fréquence par fibre optique est été réalisée sur la plateforme Red Pitaya. Dans ce projet, une implémentation numérique pour la détection et compensation du bruit de phase induit par la fibre est proposé. Sur la base des résultats de la caractérisation, il était prévu une limitation de la mesure du bruit de phase donnée par le PLL. Les premières mesures de cette implémentation ont été réalisées sur un lien de fibre de 150 km + 150 km placées dans les mêmes câbles entre l'INRiM (Turin) et le Laboratoire Souterrain de Modane (LSM) à la frontière Italie-France. A partir de ces résultats, le bruit introduit par le système numérique a été vérifié en accord avec les résultats de la caractérisation. Additionnel tests et améliorations seront effectués pour avoir un système capable d’être utilisé sur le lien italien pour la fréquence et le temps de Turin à Florence qui est longue de 642 km et à son extension dans le reste de l'Italie prévue dans le prochain avenir.Actuellement, une plateforme plus performante est en cours d'évaluation, à travers les techniques et concepts développés au cours de la thèse. Ce projet a pour but l’implémentation d'un phasemètre à l’état de l’art de la technologie dont l'architecture est basée sur le DAC. La caractérisation du DAC est en cours de développement et les mesures préliminaires sont également rapportées ici. / Improvements on electronic technology in recent years have allowed the application of digital techniques in time and frequency metrology where low noise and high accuracy are required, yielding flexibility in systems implementation and setup. This results in measurement systems with extended capabilities, additional functionalities and ease of use.The Analog to Digital Converters (ADCs) and Digital to Analog Converters (DACs), as the system front-end, set the ultimate performance of the system in terms of noise. Moreover, most commercial platforms based on FPGA are clocked by quartz oscillators whose accuracy and frequency stability are not suitable for many time and frequency applications. In this case, it is possible to take advantage of the internal Phase Locked Loop (PLL) for generating the internal clock from an external frequency reference. However, the PLL phase noise could degrade the oscillator stability thereby limiting the entire system performance becoming a critical component for digital instrumentation. The information available currently in literature, describes in depth the features of these devices at frequency offsets far from the carrier. However, the information close to the carrier is a more important concern for time and frequency applications.In this frame, my PhD work is focused on understanding the limitations of the critical blocks of digital instrumentation for time and frequency metrology. The aim is to characterize the noise introduced by these blocks and in this manner to be able to predict their effects on a specific application. This is done by modeling the noise introduced by each component and by describing them in terms of general and technical parameters. The parameters of the models are identified and extracted through the corresponding method proposed accordingly to the component operation. This work was validated by characterizing a commercially available platform, Red Pitaya. This platform is an open source embedded system whose resolution and speed (14 bit, 125 MSps) are reasonably close to the state of the art of ADCs and DACs (16 bit, 350 MSps or 14 bit, 1 GSps/3GSPs) and it is potentially sufficient for the implementation of a complete instrument. The characterization results lead to the noise limitations of the platform and give a guideline for instrumentation design techniques.Based on the results obtained from the noise characterization, the implementation of a digital instrument for frequency transfer using fiber link was performed on the Red Pitaya platform. In this project, a digital implementation for the detection and compensation of the phase noise induced by the fiber is proposed. The beat note, representing the fiber length variations, is acquired directly with a high speed ADC followed by a fully digital phase detector. Based on the characterization results, it was expected a limitation in the phase noise measurement given by the PLL. First measurements of this implementation were performed using the 150 km-long buried fibers, placed in the same cables between INRiM and the Laboratoire Souterrain de Modane (LSM) on the Italy-France border. The two fibers are joined together at LSM to obtain a 300 km loop with both ends at INRiM. From these results the noise introduced by the digital system was verified in agreement with characterization results. Further test and improvements will be performed for having a finished system which is intended to be used on the Italian Link for Frequency and Time from Turin to Florence that is 642-km long and to its extension in the rest of Italy that is foreseen in the next future.Currently, a higher performance platform is under assessment by applying the tools and concepts developed along the PhD. The purpose of this project is the implementation of a state of the art phasemeter whose architecture is based on the DAC. The DAC characterization is under development and preliminary measurements are reported here.

The thesis deals with improving location determination when using time of flight of radio signals to determine the location of a radiator. The goal of this project is to enhance an existing wireless data access point to perform an accurate measurement of the time of arrival of a data signal from a transmitter, and to combine this information with information from additional wireless data access points to determine the location of the transmitter. There have been a number of earlier efforts in indoor location determination system using different technologies. Many of which used signal strength analysis and they have low tolerance to moving obstacles such as humans, which frequently are the most usual dynamic obstacles in indoors. In this thesis, the proposed solution utilizes time stamping and sample correlation to utilize properties of the signal waveform, which has not previously been examined by researchers other than the examiner and advisor. The main contribution of the project is a detailed analysis and design of a solution, as well as a comparison with other potential solutions. The main purpose of this solution is to increase the timing accuracy to below the duration of a single symbol. The wireless device that has been analyzed implements the IEEE 802.11b protocol. Several investigations have been done to determine the best way of extracting information from the 802.11b data frame and symbol sequence; here we utilize a correlator to determine the time of arrival of a specific sequence of symbols in a data frame. The time stamping of a stream of samples has been implemented in an Altera FPGA to get a deterministic computation time. Instead of decoding the incoming I&Q signals and mapping them to bits, the correlator is used to detect the unique sequence containing PSK encoded and Barker code spread scrambled ones , as this sequence always appears at the start of each data frame. The advantage of this approach is that using of samples of the waveform instead of bits gives a significant enhancement in timing resolution. The design documents of this work include detailed descriptions, simulations, and plots. A number of simulations have been done to show the timing accuracy and standard deviation, as well as comparisons with several different approaches. Several potential optimizations have also been discussed in the report. Simulation code for MATLAB and implementation code for the FPGA has been included in appendices in the end of this thesis. / Denna rapport beskriver ett examensarbete som utgår ifrån att förbättra noggrannhet av en lokaliseringsteknik som tillämpar flygtiden av radiosignal för att mäta positionen av utsändaren. Målet av detta arbete är att förstärka en befintlig trådlösdata accesspunkt för att utföra en noggrann mätning av signals anländning från sändaren, och kombinera denna information från ytterliga trådlösdata accesspunkter för att lokalisera sändaren. Det har varit ett antal utvecklingar med olika teknologier för att ta fram en lösning för inomhus lokaliseringssystem. Många av de förslag som har kommit fram tillämpa signalstyrka och har en dålig tolerans av rörande hinder så som människor, vilka är det vanligaste fallet inomhus. Denna rapport ger ett förlag att lösa detta problem med att tillämpa tidstämpel och sampelkorrelation för att utnyttja egenskaper av signalens vågform, ett förlag som inte har blivit undersökt mycket av andra forskare. Stor del av denna rapport består av detaljerad analys och lösningsdesign, plus en jämförelse med andra potentiella lösningar. Meningen med denna lösning är att öka noggrannhet till att felmarginal i tid ska ligga under en symboltid. Den trådlösa enhet som har analyserats implementerar IEEE 802.11b protokollen. Flera undersökningar har utförts för att bestämma det bästa sättet att extrahera information från 802.11b dataramer och symbolsekvenser. För att göra det har vi implementerat en korrelator för att bestämma anländningstid av specifika symbolsekvenser i en dataram. En Altera FPGA har använts för att tidstämpla inkommande sampel för att ge en deterministisk beräkningstid. Istället för att avkoda inkommande I&Q signaler och mappa dem till bitar, har vi valt att implementera korrelator så att den opererar direkt på PSK-modulerade och Barkerkod-spridda ettor, eftersom att det visar sig att denna sekvens alltid visar sig i början av varje dataram. Fördelen med denna lösning är att direktanvändning av sampel ger en signifikant ökning på tidsupplösning jämfört med bitar. Designdokumentet av detta examensarbete består av detaljerade beskrivningar, simuleringar och grafer. Ett antal simuleringar har utförts för att visa tidsnoggrannhet och medelfel, plus jämförelser mellan olkia lösningsförslag. Olika möjliga optimeringar har också diskuterats i rapporten. Simuleringskod för MATLAB och implementeringskod FPGA bifogas i appendix slutet av denna rapport.

L'expansion de la radio et le développement de nouveaux standards enrichissent la diversité et la quantité de données contenues sur les ondes de radiodiffusion. Il devient alors judicieux de développer un moteur de recherches qui aurait la capacité de rendre toutes ces données accessibles comme le font les moteurs de recherche sur internet à l'image de Google. Les possibilités offertes par un tel moteur s'il existe sont nombreuses. Ainsi, le projet SurfOnHertz, qui a été lancé en 2010 et s'est terminé en 2013, avait pour but de mettre au point un navigateur qui serait capable d'indexer les flux audios de toutes les stations radios. Cette indexation se traduirait, entre autres, par de la détection de mots clés dans les flux audios, la détection de publicités, la classification de genres musicaux. Le navigateur une fois mis au point deviendrait le premier moteur de recherches de genre à traiter les contenus radiodiffusés. Relever un tel challenge nécessite d'avoir un dispositif pour capter toutes les stations en cours de diffusion dans la zone géographique concernée, les démoduler et transmettre les contenus audios à un moteur d'indexation. Ainsi, les travaux de cette thèse visent à proposer des architectures numériques portées sur une plateforme SDR pour extraire, démoduler, et mettre à disposition le contenu audio de chacune des stations diffusées dans la zone géographique du récepteur. Vu le grand nombre de standards radio existants aujourd'hui, la thèse porte principalement les standards FM et DRM30. Cependant les méthodologies proposées sont extensibles à d'autres standards.C'est à base d'un FPGA que la majeure partie des travaux a été menée. Le choix de ce type de comcomposant est justifié de par les grandes possibilités qu’il offre en termes de parallélisme de traitements, de maitrise de ressources disponibles, et d’embarquabilité. Le développement des algorithmes a été fait dans un souci de minimisation de la quantité de blocs de calculs utilisés. D’ailleurs, bon nombre d’implémentations ont été réalisées sur un Stratix II, technologie aux ressources limitées par rapport aux FPGAs d’aujourd’hui disponibles sur le marché. Cela atteste la viabilité des algorithmes présentés. Les algorithmes proposés opèrent ainsi l’extraction simultanée de tous les canaux radios lorsque les stations ne peuvent occuper que des emplacements uniformément espacés comme la FM en Europe occidentale, et aussi, pour des standards dont la répartition des stations dans le spectre semble plutôt aléatoire comme le DRM30. Une autre partie des discussions porte sur le moyen de les démoduler simultanément. / The expansion of the radio and the development of new standards enrich the diversity and the amount of data carried by the broadcast radio waves. It becomes wise to develop a search engine that has the capacity to make these accessible as do the search engines on the internet like Google. Such an engine can offer many possibilities. In that vein, the SurfOnHertz project, which was launched in 2010 and ended in 2013, aimed to develop a browser that is capable of indexing audio streams of all radio stations. This indexing would result, among others, in the detection of keywords in the audio streams, the detection of commercials, the classification of musical genres. The browser once developed would become the first search engine of its kind to address the broadcast content. Taking up such a challenge requires to have a device to capture all the stations being broadcasted in the geographical area concerned, demodulate them and transmit the audio contents to the indexing engine. Thus, the work of this thesis aim to provide digital architectures carried on a SDR platform for extracting, demodulating, and making available the audio content of each broadcast stations in the geographic area of the receiver. Before the large number of radio standards which exist today, the thesis focuses FM and DRM30 standards. However the proposed methodologies are extensible to other standards. The bulk of the work is FPGA-based. The choice of this type of component is justified by the great opportunities it offers in terms of parallelism of treatments, mastery of available resources, and embeddability. The development of algorithms was done for the sake of minimizing the amount of the used calculations blocks. Moreover, many implementations have been performed on a Stratix II technology which has limited resources compared to those of the FPGAs available today on the market. This attests to the viability of the presented algorithms. The proposed algorithms thus operate simultaneous extraction of all radio channels when the stations can only occupy uniformly spaced locations like FM in Western Europe, and also for standards of which the distribution of stations in the spectrum seems rather random as the DRM30. Another part of the discussion focuses on the means of simultaneously demodulating it.

In the digital landscape of today, large amounts of transactions, messaging and different kinds of authorizations are carried out online. To ensure the the integrity and security of these systems, digital signature systems are used to verify the identity of different individuals and entities. As quantum computing threatens to compromise contemporary signature schemes, a new generation of quantum secure signature schemes have been developed. One such scheme is SPHINCS+, which uses hash algorithms to generate and verify its signatures. This study aims to evaluate the utilization of a Field Programmable Gate Array (FPGA) to increase the processing speed of these hash algorithms, thus potentially increasing the speed of the entire signature scheme. The research methodology consisted of implementing the hash algorithms SHA-2 and SHA-3, used in SPHINCS+, on an FPGA. Variations of these implementations were created, utilizing parallelism as well as an efficient hardware pipeline in order to enhance the efficiency of the algorithms. All implementations were then benchmarked against each other and corresponding CPU implementations. The results show that the FPGA solutions increased hash computation times compared to the CPU implementations. While SHA-3 generally showed higher performance than SHA-2, the overall performance drop of both algorithms was significant, suggesting that the implementations require further optimizations in order to be used to accelerate SPHINCS+. / I dagens digitala landskap genomförs stora mängder transaktioner, auktoriseringar och skickanden av olika former av meddelanden. För att säkerställa integritet och äkthet inom dessa system används digitala signatursystem för att verifiera identiteten hos olika aktörer och enheter. Eftersom kvantdatorer hotar att underminera samtida digitala signatursystem har en ny generation kvantsäkra signatursystem utvecklats. Ett sådant system är SPHINCS+, som använder hashalgoritmer för att generera och verifiera dess signaturer. Denna studie syftar till att undersöka användningen av en Field Programmable Gate Array (FPGA) för att öka hashalgoritmernas beräkningshastigheter, och således potentiellt öka hastigheten för hela signatursystemet. Forskningsmetoden inbegrep att implementera hashalgoritmerna SHA-2 och SHA-3, som används inom SPHINCS+, på en FPGA. Dessa lösningar utökades med variationer som använde parallelism och en effektiv hårdvarupipeline för att öka effektiviteten hos algoritmerna. Implementeringarna jämfördes med varandra och ställdes mot jämförliga CPU-implementeringar. Studiens resultat visar att FPGA-implementeringarna förlängde hashberäkningstiderna jämfört med CPU-implementeringarna. SHA-3 visade högre prestanda än SHA-2, men den övergripande prestandaförlusten för båda algoritmerna var betydande. Detta tyder på att implementeringarna kräver ytterligare optimeringar för att kunna användas för att accelerera SPHINCS+.

Space destined FPGA-based systems must employ redundancy techniques to account for the effects of upsets caused by radiated environments. Error detection techniques can be used to alert external systems to the presence of these upsets. Readback with compare is an error detection technique commonly employed in FPGA-based designs. This work introduces duplication with compare (DWC) as an automated on-line error detection technique that can be used as an alternative to readback with compare. This work also introduces a set of metrics that is used to quantify the effectiveness and coverage of this error detection technique. A tool is presented that automatically inserts duplication with compare into a user's design. Duplication with compare is shown to correctly detect over 99.9% of errors caused by configuration upsets at a hardware cost of approximately 2X. System designers can apply duplication with compare to designs using this tool to increase the reliability and availability of their systems while minimizing resource usage and power.