La progressivité du claquage des oxydes de grille d'épaisseurs inférieures à 20 nm permet d'envisager une prolongation de la durée de vie des circuits. Cet enjeu majeur de la fiabilité contemporaine requiert des modèles adaptés afin de contrôler la variabilité des paramètres induites par le claquage. Après avoir étudié l'impact d'une fuite de courant sur une couche chargée, nous avons mis au point un modèle bas niveau de simulation par éléments finis, capable de reproduire la dérive des paramètres mesurée sur des dispositifs du nœud 45 nm. Des lois empiriques de ces dérives ont été injectées dans un modèle compact du transistor dégradé, simplifié par nos observations originales de la dépolarisation du canal et de la répartition des courants. Finalement nous avons simulé l'impact du claquage sur le fonctionnement de circuits simples et estimés la dérive de leurs paramètres tels que l'augmentation de la consommation due au claquage. / Breakdown (BD) progressivity for oxides thicker than 20nm may allow circuit lifetime extension; for design purpose and reliability questions, it is now very important to include soft BD failure in compact models in order to predict circuit's parameters variability. After studying the impact of current leakage on a charged layer, we set up a low level simulation model, able to reproduce parameters deviation measured on MOSFET from the 45nm node. Empirical laws of parameter's variability due to this degradation have been used to build up a compact model of damaged device. Our observations have allowed several improvements of BD understanding and led to major simplifications in BD compact modelling. Our simulations of small circuits show a good agreement with published measures and allow an estimation of BD impact on circuits, such as circuit's parameters deviation and power consumption increase estimation.

Alors que la demande en électronique haute puissance et haute fréquence ne fait qu’augmenter, les semi-conducteurs classiques montrent leurs limites. Des approches basées soit sur des nouvelles architectures ou sur des matériaux à large bande interdite devraient permettre de les dépasser. Le diamant, avec ses propriétés exceptionnelles, semble être le semi-conducteur ultime pour répondre à ces attentes. Néanmoins, il souffre aussi de certaines limitations, en particulier d’une forte énergie d’ionisation du dopant de type p (bore) qui se traduit par une faible concentration de porteurs libres à la température ambiante. Des solutions innovantes s'appuyant sur un gaz 2D et /ou l’effet de champ ont été imaginées pour résoudre ce problème. Ce travail est axé sur deux de ces solutions : i) le diamant delta dopé au bore qui consiste en une couche fortement dopée entre deux couches intrinsèques, afin d’obtenir une conduction combinant une grande mobilité avec une grande concentration de porteurs et ii) le transistor à effet de champ métal oxide semiconducteur( MOSFET ), où l’état « on » et l’état « off » du canal sont obtenus grâce au contrôle électrostatique de la courbure de bandes à l' interface de diamant/oxyde. Pour ces deux structures, beaucoup de défis technologiques doivent être surmontés avant de pouvoir fabriquer un transistor. La dépendance en température de la densité surfacique de trous et de la mobilité de plusieurs couche de diamant delta dopées au bore a été étudiée expérimentalement et théoriquement sur une large gamme de température (6 K <T < 500 K). Deux types de conduction ont été détectés: métallique et non métallique. Une mobilité constante comprise entre 2 et 4 cm2/Vs a été mesurée pour toutes les couches delta métalliques quelle que soient leurs épaisseurs ou le substrat utilisé pour la croissance. Cette valeur particulière est discutée en comparaison à d'autres valeurs expérimentales reportées dans la littérature et aussi de calculs théoriques. Une conduction parallèle à travers les régions faiblement dopées qui encapsule la couche delta, a également été mise en évidence dans certains échantillons. Une très faible mobilité a été mesurée pour les couches delta non métalliques et a été attribuée à un mécanisme de conduction par saut. Des structures métal oxyde semi-conducteur utilisant de l'oxyde d'aluminium comme isolant et du diamant monocristallin (100) de type p en tant que semi-conducteur ont été fabriquées et étudiées par des mesures capacité tension C(V) et courant tension I(V). L'oxyde d'aluminium a été déposé en utilisant un dépôt par couche atomique (Atomic Layer Deposition : ALD) à basse température sur une surface oxygénée de diamant. Les mesures C(V) démontrent que les régimes d'accumulation , de déplétion et de déplétion profonde peuvent être contrôlés grâce à la tension de polarisation appliquée sur la grille. Un diagramme de bande est proposée et discutée pour expliquer le courant de fuite étonnamment élevé circulant en régime d’accumulation. Aucune amélioration significative de la mobilité n’a été observée dans les structures delta, même pour les plus fines d’entre elles (2 nm). Cependant, la démonstration du contrôle de l’état du canal de la structure MOS ouvre la voie pour la fabrication d’un MOSFET en diamant, même si un certain nombre de verrous technologiques subsistent. / As the demand in high power and high frequency electronics is still growing, standard semiconductors show their limits. Approaches based either on new archi- tectures or wide band gap materials should allow to overcome these limits. Diamond, with its outstanding properties, seems to be the ultimate semiconductor. Neverthe- less, it also suffers from limitations, especially the high ionization energy of the boron p-type dopant that results in a low carrier concentration at room temperature. In- novative solutions relying on 2D gas or/and field effect ionization has been imagined to overcome this problem. This work is focused on two of these solutions: i) boron delta-doping consisting in highly doped layer between two intrinsic layers, resulting in a conduction combining a high mobility with a large carrier concentration and ii) metal-oxide-semiconductor field effect transistor (MOSFET) where the conducting or insulating behavior of the channel is based on the electrostatic control of the band curvature at the oxide/semiconducting diamond interface. For both structures, a lot of technological challenges need to be surmounted before fabricating the related transistor. On one hand, the temperature dependence of the hole sheet density and mobility of several nano-metric scaled delta boron doped has been investigated experimentally and theoretically over a large temperature range (6 K <T< 500 K). Two types of conduction behaviors were detected : metallic and non metallic. A constant mobility between 2 and 4 cm2/V.s was found for all the metallic degenerated delta layers whatever its thickness or the substrate used for the growth. This particular value is discussed in comparison of other experimental values reported in literature and theoretical calculations. A parallel conduction through the low doped regions, in which the delta is embedded, has also been brought to light in certain cases. A very low mobility was measured for non metallic conduction delta layers and has been attributed to an hopping conduction mechanism which is discussed. On the other hand, metal-oxide-semiconductor structures with aluminum oxide as insulator and p−type (100) mono-crystalline diamond as semiconductor have been fabricated and investigated by capacitance versus voltage C(V) and current versus voltage I(V) measurements. The aluminum oxide dielectric was deposited using low temperature atomic layer deposition on an oxygenated diamond surface. The C(V) measurements demonstrate that accumulation, depletion and deep depletion regimes can be controlled by the bias voltage. A band diagram is proposed and discussed to explain the surprisingly high leakage current flowing in accumulation regimes. To sum up, no significant improvement of mobility has been observed in delta structures even for the thinnest one (2 nm). However, the MOS channel control demonstration opens the route for diamond MOSFET even if technological chal- lenges remain.

Les appareils de haute technologie (ordinateurs, télévisions, téléphones, …) sont fabriqués à partir de composants relativement simples (transistors, diiodes électroluminescentes, …) qui utilisent du silicium comme semiconducteur. En électronique moléculaire, les composés organiques π- conjugués qui ont un écart HOMO-LUMO faible peuvent présenter cette propriété. Dans le cadre de ce travail, nous avons étudié la synthèse de nouveaux semiconducteurs organiques parpolymérisation par métathèse d’alcynes. Pour cela, des composés de type dialcynylaromatique ont été préparés. Leur étude en polymérisation ainsi que leurs propriétés électroniques ont été réalisées dans des laboratoires collaborateurs d’un projet ANR (CADISCOM). Dans une seconde partie, indépendante de la première, les couplages croisés catalysés par le palladium sont d’une importance capitale dans la chimie organique de synthèse actuelle. De nombreux travaux ont été menés sur le partenaire organométallique de la réaction, mais très peu en ce qui concerne le partenaire électrophile. Lors de ce travail, nous avons élaboré un nouveau groupe partant à partir de précurseurs très peu onéreux que nous avons pu appliquer dans les quatre "grands couplages" les plus utilisés (Suzuki, Stille, Sonogashira et Heck). / High-technology devices (computers, TV, mobile phones, …) are manufactured from simple components (transistors, LED, …) which use silicium as semiconductor. In organic electronics, π- conjugated organic compounds with low HOMO-LUMO gap can show this property. This work is dealing with the synthesis of new organic semiconductors via alkyne metathesis polymerization.Dialkynyl compounds were synthetized. Their polymerization studies as well as electronic characterization were conducted by collaborating groups in an ANR project (CADISCOM). In an independent second part, palladium-catalyzed cross-coupling are of great importance in actual organic synthesis. Many studies have been focused on the organometallic partner of the reaction,but the electrophilic partner have received much less attention. In this work, we developed a new leaving group from cheap precursors that we applied in the four most well-known couplings (Suzuki, Stille, Sonogashira, Heck).

L'objectif de cette thèse était de démontrer les potentialités de l'impression à jet d'encre pour le pilotage d'une HLED contenant des clusters métalliques phosphorescents dans le rouges, par des transistors organiques à effet de champs. Pour atteindre ce but, le projet a été divisé en deux parties : I) La fabrication et l'optimisation de transistors organiques de type n par photolithographie puis le transfert technologique vers l'impression à jet d'encre. II) Parallèlement au développement des transistors, je me suis attaché à la conception de matériaux hybrides luminescents pour la réalisation d'HLED. Pour la partie transistor, nous avons obtenu une meilleure compréhension des facteurs influençant l'injection de charges mais aussi la stabilité électrique pour un transistor de géométrie grille basse/contacts bas avec le fullerène C60 évaporé. Nous avons démontré que la résistance de contact est d'une part gouvernée par la morphologie du SCO au niveau des électrodes et d'autre part indépendante du travail de sortie du métal. En outre, nous avons vu que la stabilité électrique des transistors est fortement impactée par la nature du contact source et drain. L'optimisation des transistors fabriqués par photolithographie, qui a essentiellement consisté à modifier les interfaces, nous a permis de développer des transistors de type n performants avec des mobilités à effet de champ saturées allant jusqu'à 1,5 cm2/V.s pour une température maximum de procédé de 115 °C. Le transfert vers un transistor fabriqué par impression à jet d'encre a ensuite été effectué. Nous avons ensuite démontré que les morphologies de l'électrode de grille et de l'isolant, fabriqués par impression à jet d'encre, ont un impact négligeable sur les performances des transistors. Pour notre structure imprimée, l'injection de charges aux électrodes S/D est en fait le facteur clé pour la réalisation de transistors performants. Finalement, des matériaux phosphorescents rouges à base de cluster métalliques octaédrique de molybdène ont été développés. Le copolymère hybride résultant présentait un rendement quantique de photoluminescence de 51 %. La réalisation de l'HLED a ensuite été effectuée par combinaison d'une LED bleue commercial et du copolymère dopé avec des clusters octaédriques de molybdène pour des applications possibles en biologie ou dans l'éclairage. / The objective of this thesis was to demonstrate the potentialities of inkjet printing for driving an HLED containing red phosphorescent metallic clusters, with organic field effect transistors. To achieve this goal, the project was divided into two parts: I) The fabrication and optimization of n-type organic transistors by photolithography and then transfer to inkjet printing. II) Parallel to the development of transistors, I focused on designing luminescent hybrid materials for HLED realization. Concerning transistors, we obtained a better understanding of the factors influencing the charge injection but also the electrical stability for bottom gate/ bottom contact geometry transistor with evaporated C60 semiconductor. We have demonstrated that the contact resistance is on the one hand governed by the morphology of the SCO at the electrodes and on the other hand independent of the metal work function. In addition, we have observed that transistors electrical stability of is strongly impacted by the source and drain contact nature. The optimization of photolithography transistors, which essentially consisted of modifying the interfaces, allowed us to develop efficient n-type transistors with saturated field effect mobilities of up to 1.5 cm2/V.s for a maximal process temperature of 115 °C. The technological transfer to inkjet printed transistors was then performed. We then demonstrated that gate electrode and insulator morphologies deposited by inkjet printing, have a negligible impact on transistors performances. For our printed structure, charges injection at the S/D electrodes is in fact the key factor for high performance transistors realization. Finally, red phosphorescent materials based on molybdenum octahedral metal cluster have been developed. The resulting hybrid copolymer showed photoluminescence quantum yield up to 51%. The realization of the HLED was then carried out by combining a commercial blue LED and the copolymer doped with octahedral molybdenum clusters for possible applications in biology or lighting.

For the past 40 years, relentless focus on Moore’s Law transistor scaling has provided ever-increasing transistor performance and density. In order to continue the technology scaling beyond 22nm node, it is clear that conventional bulk-MOSFET needs to be replaced by new device architectures, most promising being the Multiple-Gate MOSFETs (MuGFET). Intel in mid 2011 announced the use of bulk Tri-Gate FinFETs in 22nm high volume logic process for its next-gen IvyBridge Microprocessor. It is expected that soon other semiconductor companies will also adopt the MuGFET devices. As like bulk-MOSFET, an accurate and physical compact model is important for MuGFET based circuit design. Compact modeling effort for MuGFET started in late nineties with planar double gate MOSFET(DGFET),as it is the simplest structure that one can conceive for MuGFET devices. The models so far proposed for DG MOSFETs are applicable for common gate symmetric DG (SDG) MOSFETs where both the gates have equal oxide thicknesses. However, for practical devices at nanoscale regime, there will always be some amount of asymmetry between the gate oxide thicknesses due to process variations and uncertainties, which can affect device performance significantly. At the same time, Independently controlled DG(IDG) MOSFETs have gained tremendous attention owing to its ability to modulate threshold voltage and transconductance dynamically. Due to the asymmetric nature of the electrostatic, developing efficient compact models for asymmetric/independent DG MOSFET is a daunting task. In this thesis effort has been put to provide some solutions to this challenge. We propose simple surface-potential based compact terminal charge models, applicable for Asymmetric Double gate MOSFETs (ADG) in two configurations1) Common-gate 2) Independent-gate. The charge model proposed for the common-gate ADG (CDG) MOSFET is seamless between the symmetric and asymmetric devices and utilizes the unique so-far-unexplored quasi-linear relationship between the surface potentials along the channel. In this model, the terminal charges could be computed by basic arithmetic operations from the surface potentials and applied biases, and can be easily implemented in any circuit simulator and extendable to short-channel devices. The charge model proposed for independent ADG(IDG)MOSFET is based on a novel piecewise linearization technique of surface potential along the channel. We show that the conventional “charge linearization techniques that have been used over the years in advanced compact models for bulk and double-gate(DG) MOSFETs are accurate only when the channel is fully hyperbolic in nature or the effective gate voltages are same. For other bias conditions, it leads to significant error in terminal charge computation. We demonstrate that the amount of nonlinearity that prevails between the surface potentials along the channel for a particular bias condition actually dictates if the conventional charge linearization technique could be applied or not. We propose a piecewise linearization technique that segments the channel into multiple sections where in each section, the assumption of quasi-linear relationship between the surface potentials remains valid. The cumulative sum of the terminal charges obtained for each of these channel sections yield terminal charges of the IDG device. We next present our work on modeling the non-ideal scenarios like presence of body doping in CDG devices and the non-planar devices like Tri-gate FinFETs. For a fully depleted channel, a simple technique to include body doping term in our charge model for CDG devices, using a perturbation on the effective gate voltage and correction to the coupling factor, is proposed. We present our study on the possibility of mapping a non-planar Tri-gate FinFET onto a planar DG model. In this framework, we demonstrate that, except for the case of large or tall devices, the generic mapping parameters become bias-dependent and an accurate bias-independent model valid for geometries is not possible. An efficient and robust “Root Bracketing Method” based algorithm for computation of surface potential in IDG MOSFET, where the conventional Newton-Raphson based techniques are inefficient due to the presence of singularity and discontinuity in input voltage equations, is presented. In case of small asymmetry for a CDG devices, a simple physics based perturbation technique to compute the surface potential with computational complexity of the same order of an SDG device is presented next. All the models proposed show excellent agreement with numerical and Technology Computer-Aided Design(TCAD) simulations for all wide range of bias conditions and geometries. The models are implemented in a professional circuit simulator through Verilog-A, and simulation examples for different circuits verify good model convergence.

This diploma thesis is focused on the study of electric and dielectric properties of transistors based on ionic liquids. The measurements were performed on organic electrochemical transistors with a semiconducting channel made of PEDOT:PSS, which were firstly prepared on ITO substrates, later they were printed using 3D print. Ionic liquid NO4 (1-butyl-3-methylimidazolium hydrogensulfate) was used for measuring of the properties. Electrical properties were determined by measuring volt-ampere characteristics, dielectric properties were measured by impedance spectroscopy.

After the experimental discovery of graphene at the beginning of the 21st century, many other interesting 2D materials have been discovered. However, the electrical and optical properties of these layers are greatly influenced by the composition and quality of the surrounding materials. In order to preserve the exceptional properties of thin films, attention has gradually been drawn to heterostructures from 2D composite materials. This thesis describes the preparation and characterization of heterostructures composed of graphene and hexagonal boron nitride. In addition, a specific focus will be placed on optimizing the production process of heterostructures by the dry thin film transfer process, prepared by micromechanical exfoliation. Characterization and quality of prepared layers are controlled by Raman spectroscopy, while morphology is examined by atomic force microscope (AFM). Furthermore, the electrical properties of the graphene-hBN device are discussed and the charge carrier of the graphene field-effect transistor is measured.

Le développement de la technologie CMOS a déclenché une révolution dans la production IC. Chaque nouvelle génération technologique, par la mise à l’échelle des dimensions, a entraîné une accélération de son fonctionnement et une réduction de sa consommation. Cependant, la miniaturisation sera contrainte par les limites physiques fondamentales régissant la commutation des dispositifs CMOS dès lors que la technologie atteint des dimensions inférieures à 10 nm. Les chercheurs veulent trouver d'autres moyens de dépasser ces limites physiques. La spintronique est l’un des concepts les plus prometteurs pour de nouvelles applications de circuits intégrés sans courant de charge. La STT-MRAM est l’une des technologies de mémoires fondée sur la spintronique qui entre avec succès en phase de production de masse. Les opérateurs logiques à base de spin, associés aux métiers, doivent être maintenant étudiés. Notre recherche porte sur le domaine des transistors à effet de champ de spin (spin-FET), l'un des dispositifs logiques fondamentaux à base de spin. Le mécanisme principal pour réaliser un spin-FET consiste à contrôler le spin des électrons, ce qui permet d'atteindre l'objectif de réduction de puissance. De plus, en tant que dispositifs à spin, les spin-FET peuvent facilement être combinés à des éléments de stockage magnétique, tels que la jonction tunnel magnétique (MTJ), pour développer une architecture à «logique non volatile» offrant des performances de hautes vitesses et de faible consommation. La thèse présentée ici consiste à développer un modèle compact de spin-FET et à explorer les possibilités de son application pour la conception logique et la simulation logique non volatile. Tout d'abord, nous avons proposé un modèle à géométrie non locale pour spin-FET afin de décrire les comportements des électrons, tels que l'injection et la détection de spin, le décalage de phase d'angle de spin induit par l'interaction spin-orbite. Nous avons programmé un modèle spin-FET non local à l'aide du langage Verilog-A et l'avons validé en comparant la simulation aux résultats expérimentaux. Afin de développer un modèle électrique pour la conception et la simulation de circuits, nous avons proposé un modèle de géométrie local pour spin-FET basé sur le modèle non-local spin-FET. Le modèle de spin-FET local étudié peut être utilisé pour la conception logique et la simulation transitoire à l'aide d'outil de conception de circuit. Deuxièmement, nous avons proposé un modèle spin-FET à plusieurs grilles en améliorant le modèle susmentionné. Afin d'améliorer les performances du spin-FET, nous avons mis en cascade le canal en utilisant une structure d'injection / détection de spin partagée. En concevant différentes longueurs de canal, le spin-FET à plusieurs grilles peut agir comme différentes portes logiques. Les performances de ces portes logiques sont analysées par rapport à la logique CMOS conventionnelle. En utilisant les portes logiques multi-grille à spin-FET, nous avons conçu et simulé un certain nombre de blocs logiques booléens. La fonctionnalité des blocs logiques est démontrée par le résultat de simulations transitoires à l'aide du modèle spin-FET à plusieurs grilles. Enfin, en combinant le modèle spin-FET et le modèle multi-grille spin-FET avec le modèle d'élément de stockage MTJ, les portes à «logique non volatile» sont proposées. Comme le seul signal de pur spin peut atteindre le côté détection du spin-FET, la MTJ reçoit un courant de pur spin pour le transfert de spin. Dans ce cas, la commutation de la MTJ peut être plus efficace par rapport à la structure conventionnelle MTJ / CMOS. La comparaison des performances entre la structure hybride MTJ / spin-FET et la structure hybride MTJ / CMOS est démontrée par un calcul de retard et de courant critique qui est dérivé de l'équation de Landau-Lifshitz-Gilbert (LLG). La simulation transitoire valide le fonctionnement de la logique non volatile basée sur MTJ / spin-FET. / The development of Complementary Metal Oxide Semiconductor (CMOS) technology drives the revolution of the integrate circuits (IC) production. Each new CMOS technology generation is aimed at the fast and low-power operation which mostly benefits from the scaling with its dimensions. However, the scaling will be influenced by some fundamental physical limits of device switching since the CMOS technology steps into sub-10 nm generation. Researchers want to find other ways for addressing the physical limitation problem. Spintronics is one of the most promising fields for the concept of non-charge-based new IC applications. The spin-transfer torque magnetic random access memory (STT-MRAM) is one of the successful spintronics-based memory devices which is coming into the volume production stage. The related spin-based logic devices still need to be investigated. Our research is on the field of the spin field effect transistors (spin-FET), one of the fundamental spin-based logic devices. The main mechanism for realizing a spin-FET is controlling the spin of the electrons which can achieve the objective of power reduction. Moreover, as spin-based devices, the spin-FET can easily combine with spin-based storage elements such as magnetic tunnel junction (MTJ) to construct the “non-volatile logic” architecture with high-speed and low-power performance. Our focus in this thesis is to develop the compact model for spin-FET and to explore its application on logic design and non-volatile logic simulation. Firstly, we proposed the non-local geometry model for spin-FET to describe the behaviors of the electrons such as spin injection and detection, the spin angle phase shift induced by spin-orbit interaction. We programmed the non-local spin-FET model using Verilog-A language and validated it by comparing the simulation with the experimental result. In order to develop an electrical model for circuit design and simulation, we proposed the local geometry model for spin-FET based on the non-local spin-FET model. The investigated local spin-FET model can be used for logic design and transient simulation on the circuit design tool. Secondly, we proposed the multi-gate spin-FET model by improving the aforementioned model. In order to enhance the performance of the spin-FET, we cascaded the channel using a shared spin injection/detection structure. By designing different channel length, the multi-gate spin-FET can act as different logic gates. The performance of these logic gates is analyzed comparing with the conventional CMOS logic. Using the multi-gate spin-FET-based logic gates, we designed and simulated a number of the Boolean logic block. The logic block is demonstrated by the transient simulation result using the multi-gate spin-FET model. Finally, combing the spin-FET model and multi-gate spin-FET model with the storage element MTJ model, the “non-volatile logic” gates are proposed. Since the only pure spin signal can reach to the detection side of the spin-FET, the MTJ receives pure spin current for the spin transfer. In this case, the switching of the MTJ can be more effective compared with the conventional MTJ/CMOS structure. The performance comparison between hybrid MTJ/spin-FET structure and hybrid MTJ/CMOS structure are demonstrated by delay and critical current calculation which are derived from Landau-Lifshitz-Gilbert (LLG) equation. The transient simulation verifies the function of the MTJ/spin-FET based non-volatile logic.

The low dimensions of the state-of-the-art nanoscale transistors exhibit increasing quantum mechanical effects, which are no longer negligible. Gate tunneling current is one of such effects, that is responsible for high power consumption and high working temperature in microprocessors. This in turn put limits on further down scaling of devices. Therefore modeling and calculation of tunneling current is of a great interest. This work provides a review of existing models for the calculation of the gate tunneling current in MOSFETs. The quantum mechanical effects are studied with a model, based on a self-consistent solution of the Schrödinger and Poisson equations within the effective mass approximation. The calculation of the tunneling current is focused on models based on the calculation of carrier’s lifetime on quasi-bound states (QBSs). A new method for the determination of carrier’s lifetime is suggested and then the tunneling current is calculated for different samples and compared to measurements. The model is also applied to the extraction of the “tunneling effective mass” of electrons in ultrathin oxynitride gate dielectrics. Ultrathin gate dielectrics (tox<2 nm) consist of only few atomic layers. Therefore, atomic scale deformations at interfaces and within the dielectric could have great influences on the performance of the dielectric layer and consequently on the tunneling current. On the other hand the specific material parameters would be changed due to atomic level deformations at interfaces. A combination of DFT and NEGF formalisms has been applied to the tunneling problem in the second part of this work. Such atomic level ab initio models take atomic level distortions automatically into account. An atomic scale model interface for the Si/SiO2 interface has been constructed and the tunneling currents through Si/SiO2/Si stack structures are calculated. The influence of single and double oxygen vacancies on the tunneling current is investigated. Atomic level distortions caused by a tensile or compression strains on SiO2 layer as well as their influence on the tunneling current are also investigated. / Die vorliegende Arbeit beschäftigt sich mit der Berechnung von Tunnelströmen in MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors). Zu diesem Zweck wurde ein quantenmechanisches Modell, das auf der selbstkonsistenten Lösung der Schrödinger- und Poisson-Gleichungen basiert, entwickelt. Die Gleichungen sind im Rahmen der EMA gelöst worden. Die Lösung der Schrödinger-Gleichung unter offenen Randbedingungen führt zur Berechnung von Ladungsverteilung und Lebensdauer der Ladungsträger in den QBSs. Der Tunnelstrom wurde dann aus diesen Informationen ermittelt. Der Tunnelstrom wurde in verschiedenen Proben mit unterschiedlichen Oxynitrid Gatedielektrika berechnet und mit gemessenen Daten verglichen. Der Vergleich zeigte, dass die effektive Masse sich sowohl mit der Schichtdicke als auch mit dem Stickstoffgehalt ändert. Im zweiten Teil der vorliegenden Arbeit wurde ein atomistisches Modell zur Berechnung des Tunnelstroms verwendet, welche auf der DFT und NEGF basiert. Zuerst wurde ein atomistisches Modell für ein Si/SiO2-Schichtsystem konstruiert. Dann wurde der Tunnelstrom für verschiedene Si/SiO2/Si-Schichtsysteme berechnet. Das Modell ermöglicht die Untersuchung atom-skaliger Verzerrungen und ihren Einfluss auf den Tunnelstrom. Außerdem wurde der Einfluss einer einzelnen und zwei unterschiedlich positionierter neutraler Sauerstoffleerstellen auf den Tunnelstrom berechnet. Zug- und Druckspannungen auf SiO2 führen zur Deformationen in den chemischen Bindungen und ändern den Tunnelstrom. Auch solche Einflüsse sind anhand des atomistischen Modells berechnet worden.

Topic of the thesis is the production of unipolar digital circuits by means of mass-printing technologies. For this purpose accumulation-mode and depletion-mode field-effect transistors have been used. To realize depletion-mode field-effect transistors charges are injected and stored in the gate-dielectric. Consequently, the charge transport on the semiconductor-dielectric interface is influenced and the threshold voltage can be controlled. To inject charges into the dielectric different technologies have been used and will be discussed in terms of their process parameters. Finally, fully-printed digital circuits with enhanced performance are introduced. / Gegenstand der vorliegenden Arbeit ist die drucktechnische Herstellung von unipolaren digitalen Schaltungen durch eine Kombination von organischen Feldeekttransistoren vom Anreicherungs- und Verarmungstyp. Zur Realisierung von Transistoren vom Verarmungstyp werden Überschussladung in den Gate- Isolator eingebracht und gespeichert, wodurch der Ladungstransport im Transistorkanal insbesondere die Schwellspannung beeinflusst wird. Es werden verschiedene Aufladungstechnologien und deren Prozessparameter diskutiert. Abschließend werden vollständig mit Massendruckverfahren prozessierte, digitale Schaltungen mit verbesserter Signalübertragungscharakteristik vorgestellt.