A new high-k dielectric material, i.e., zirconium-doped tantalum oxide (Zr-doped TaOx), in the form of a sputter-deposited thin film with a thickness range of 5-100 nm, has been studied. Important applications of this new dielectric material include the gate dielectric layer for the next generation metal-oxide-semiconductor field effect transistor (MOSFET). Due to the aggressive device scaling in ultra-large-scale integrated circuitry (ULSI), the ultra-thin conventional gate oxide (SiO2) is unacceptable for many practical reasons. By replacing the SiO2 layer with a high dielectric constant material (high-k), many of the problems can be solved. In this study, a novel high-k dielectric thin film, i.e., TaOx doped with Zr, was deposited and studied. The film’s electrical, chemical, and structural properties were investigated experimentally. The Zr dopant concentration and the thermal treatment condition were studied with respect to gas composition, pressure, temperature, and annealing time. Interface layer formation and properties were studied with or without an inserted thin tantalum nitride (TaNx) layer. The gate electrode material influence on the dielectric properties was also investigated. Four types of gate materials, i.e., aluminum (Al), molybdenum (Mo), molybdenum nitride (MoN), and tungsten nitride (WN), were used in this study. The films were analyzed with ESCA, XRD, SIMS, and TEM. Films were made into MOS capacitors and characterized using I-V and C-V curves. Many promising results were obtained using this kind of high-k film. It is potentially applicable to future MOS devices.

Le sommet du Frasnien est une époque difficile pour la biodiversité sur la Terre, en particulier pour les organismes d’eaux chaudes et peu profondes. Cette étude vise à établir un lien entre l’activité tectonique et la crise biologique. Trois coupes d’Amérique du Nord, de la marge ouest du paléocontinent Laurentia, liées au front orogénique Antler ont été étudiées pour leurs rapports isotopiques 87Sr/86Sr dans les carbonates. La coupe de Devils Gate dans le centre Nevada (USA) présente au sommet du Frasnien des faciès de turbidites carbonatées de bassin. Trois pics successifs de 87Sr/86Sr s’observent au sommet du Frasnien, entre le deux niveaux anoxiques Kellwasser. Le dernier pic est le plus élevé, il est contemporain du début du second Kellwasser et présente un rapport isotopique de 0,7094. La coupe de North Antelope Range proche de celle de Devils Gate, présente des dépôts extrêmement homogènes et réguliers de “debris-flow” carbonatés dans un bassin d’avant-pays. Un pic du 87Sr/86Sr plus modéré y est enregistré. La coupe de Mount Cinquefoil est située dans l’Alberta (Canada), dans un contexte de rampe formant une transition entre un important complexe récifal et un bassin. A nouveau un pic de 87Sr/86Sr est enregistré au début de l’événement anoxique alors que le reste de la coupe est fort homogène. Un autre pic important du 87Sr/86Sr est présent dans la partie inférieure de la coupe à la base du premier niveau Kellwasser identifié par l’étude sédimentologique. Les différents pics du 87Sr/86Sr enregistrés dans la Zone à conodontes linguiformis sur les trois coupes présentent des points communs. D’une part ils occupent la même position par rapport à la courbe de susceptibilité magnétique enregistrée dans les trois coupes, ce qui tend à montrer qu’ils sont contemporains. D’autre part ils sont systématiquement liés à des teneurs plus fortes en éléments (Al, Ti, Si, ...) de la phase détritique dans les roches, ce qui permet d’établir un lien direct entre l’activité tectonique régionale, l’érosion continentale accentuée et les rapports isotopiques élevés du Sr. De plus ces pics du 87Sr/86Sr semblent liés à la mise en place des périodes d’anoxie des horizons Kellwasser par eutrophisation des eaux. La chemostratigraphie permet de reconnaître des phases bien distinctes de la sédimentologie détritique, en lien avec le contexte tectonique de chaque coupe. Enfin, la comparaison avec d’autres données de la littérature pose la question de la simultanéité des événements à la surface de la Terre.

La tomoscintigraphie myocardique est considérée comme un examen de référence pour le diagnostic et l'évaluation de la maladie coronarienne. Mise au point dans les années 1980 avec le développement des gamma-caméras d'Anger rotatives, cette technique est en pleine mutation depuis l'arrivée de nouvelles caméras à semi-conducteurs dont les performances sont nettement supérieures. Deux caméras à semi-conducteurs, dédiées à la cardiologie nucléaire et utilisant des détecteurs de Cadmium Zinc Telluride sont actuellement commercialisées : la Discovery NM-530c (General Electric) et la DSPECT (Spectrum Dynamics). Les performances de ces caméras CZT ont été évaluées : 1) à la fois sur fantôme et sur des examens d'effort provenant de patients à faible probabilité de maladie coronaire, et 2) avec les paramètres d'acquisition et de reconstruction utilisés en clinique. Les résultats ont démontré la nette supériorité des caméras CZT en termes de sensibilité de détection, de résolution spatiale et de rapport contraste sur bruit par rapport à la génération de caméras d'Anger. Ces propriétés vont permettre de diminuer très fortement les temps d'acquisition et les activités injectées, tout en améliorant la qualité des images. Néanmoins, on connaît encore mal les limites et possibles artéfacts liés à la géométrie particulière d'acquisition. Pour cela, nous avons développé un simulateur numérique à partir de la modélisation avec la plateforme GATE de la géométrie des détecteurs de la caméra DSPECT et de leur réponse en énergie. Des données effectivement enregistrées ont été comparées aux données simulées selon trois paramètres de performance : sensibilité de détection en mode tomographique, résolution spatiale et résolution en énergie. Les résultats sont concordants, ce qui permet de valider ce simulateur DSPECT et d'envisager de nombreuses études d'optimisation, en particulier pour les protocoles d'acquisition complexes (acquisitions double traceur, études cinétiques).

A gate driver IC with programmable driving strength to reduce electromagnetic interference (EMI) in SMPS is presented in this thesis. The design builds on previous segmented gate driver designs that have been used to improve light load efficiency. The presented solution is to dynamically adjust the output resistance Rout at the arrival of each gate pulse to minimize EMI while maintaining low switching loss. Dynamically adjusting Rout is not possible with conventional gate driver designs. Thus, a segmented gate driver is designed and fabricated in the AMS 0.35μm 40V HVCMOS process. Unlike traditional snubber circuits, the proposed method does not require extra discrete components that dissipate energy. Experimental results indicate up to a 7dBμV improvement in peak Conducted EMI (CEMI) between 20 MHz and 30 MHz and a 150μV/m improvement in peak Radiated EMI (REMI) between 88 MHz and 216 MHz.

This paper details the design and simulation of a fault-tolerant Quantum-dot Cellular Automata (QCA) NOT gate. A version of the standard NOT gate can be constructed to take advantage to the ability to easily integrate redundant structures into a QCA design. The fault-tolerant characteristics of this inverter are analyzed with QCADesigner v2.0.3 (Windows version) simulation software. These characteristics are then compared with the characteristics of two other non-redundant styles of NOT gates. The redundant version of the gate is more robust than the standard style for the inverter. However, another simple inverter style seems to be even more than this fault-tolerant design. Both versions of the gate will need to be studied further in the future to determine which design is most practical. / Thesis (M.S.)--Wichita State University, College of Engineering, Dept. of Electrical and Computer Engineering / "July 2006." / Includes bibliographic references (leaves 31-33)

A gate driver IC with programmable driving strength to reduce electromagnetic interference (EMI) in SMPS is presented in this thesis. The design builds on previous segmented gate driver designs that have been used to improve light load efficiency. The presented solution is to dynamically adjust the output resistance Rout at the arrival of each gate pulse to minimize EMI while maintaining low switching loss. Dynamically adjusting Rout is not possible with conventional gate driver designs. Thus, a segmented gate driver is designed and fabricated in the AMS 0.35μm 40V HVCMOS process. Unlike traditional snubber circuits, the proposed method does not require extra discrete components that dissipate energy. Experimental results indicate up to a 7dBμV improvement in peak Conducted EMI (CEMI) between 20 MHz and 30 MHz and a 150μV/m improvement in peak Radiated EMI (REMI) between 88 MHz and 216 MHz.

FPGA clock frequencies are slow enough that only a fraction of the interconnect’s bandwidth is used. By exploiting this bandwidth, the transfer of large amounts of data can be greatly accelerated. Alternatively, it may also be possible to save area on fixed-bandwidth links by using on-chip serial signaling. For datapath-intensive designs which operate on words instead of bits, this can reduce wiring congestion as well. This thesis proposes relatively simple circuit-level modifications to FPGA interconnect to enable high-bandwidth communication. High-level area estimates indicate a potential interconnect area savings of 10 to 60% when serial links are used. Two interconnect pipelining techniques, wave pipelining and surfing, are adapted to FPGAs and compared against each other and against regular FPGA interconnect in terms of throughput, reliability, area, power, and latency. Source-synchronous signaling is used to achieve high data rates with simple receiver design. Statistical models for high-frequency power supply noise are developed and used to estimate the probability of error of wave pipelined and surfing links as a function of link length and operating speed. Surfing is generally found to be more reliable and less sensitive to noise than wave pipelining. Simulation results in a 65nm process demonstrate a throughput of 3Gbps per wire across a 50-stage, 25mm link.

The subthreshold region of operation has simple physics which allows for a balanced-force approach to behavioral modeling that has shown to be robust to temperature, and a model that encapsulates MOSFET behavior across all operational regions has been developed. The subthreshold region of operation also allows for injection of charge onto floating nodes that allows for persistent storage that can be used in a variety of applications. The combination of charge storage and device modeling has allowed for the development of programmable circuits for digital applications.

L’escalat dels transistors MOSFET convencionals ha portat a aquests dispositius a la nanoescala per incrementar tant les seves prestacions com el nombre de components per xip. En aquest process d’escalat, els coneguts “Short Channel Effects” representen una forta limitació. La forma més efectiva de suprimir aquests efectes i aixi estendre l’ús del MOSFET convencional, és la reducció del gruix de l’òxid de porta i l’augment de la concentració de dopants al canal. Quan el gruix d’òxid de porta es redueix a unes quantes capes atòmiques, apareix l’efecte túnel mecano-quàntic d’electrons, produint un gran augment en els corrents de fuita, perjudicant la normal operació dels MOSFETs. Això ha fet obligatori l’ús de materials d’alta permitivitat o materials high-κ en els dielèctrics de porta. Tot i les solucions proposades, la reducció de les dimensiones físiques del MOSFET convencional no pot ser mantinguda de forma indefinida i per mantenir la tendència tecnològica s’han suggerit noves estructures com ara MOSFETs multi-porta de cos ultra-prim. En particular, el MOSFET de doble porta és considerat com una estructura multi-porta prometedora per les seves diverses qualitats i avantatges en l’escalat. Aquesta tesi s’enfoca en la modelització de dispositius MOSFET de doble porta i, en particular, en la modelització del corrent túnel de porta que afecta críticamente al consum de potència del transistor. Primerament desenvolupem un model quàntic compacte tant per al potencial electrostàtic com per a la càrrega elèctrica en el transistor de doble-porta simètric amb cos no dopat. Després, aquest model quàntic s’utilitza per proposar un model analític compacte per al corrent túnel directe amb SiO2 com dielèctric de porta, primerament, i després amb una doble capa composta de SiO2 com a capa interfacial i un material “high-κ”. Finalment se desenvolupa un mètode precís per calcular el corrent túnel de porta. El mètode es basa en l’aplicació de condicions de frontera absorbents i, més especificament, en el mètode PML. Aquesta tesi està motivada per les recomanacions fetes pel “International Technology Roadmap of Semiconductors” (ITRS) sobre la necessitat existent de modelatge i simulació d’estructures semiconductores multi-porta. / The scaling of the conventional MOSFETs has led these devices to the nanoscale to increase both the performance and the number of components per chip. In this process, the so-called “Short Channel Effects” have arisen as a limiting factor. To extend the use of the bulk MOSFETs, the most effective ways of suppressing such effects are the reduction of the gate oxide thickness and increasing of the channel doping concentration. When the gate oxide thickness is reduced to a few atomic layers, quantum mechanical tunneling is responsible of a huge increase in the gate leakage current impairing the normal operation of MOSFETs. This has made mandatory the use of high permittivity materials or high-κ as gate dielectrics. Despite the proposed solutions, reduction of the physical dimensions of the conventional MOSFETs cannot be maintained. To keep the technological trend, new MOSFET structures have been suggested such as ultra-thin body Multi-Gate MOSFETs. In particular, the Double-Gate MOSFETs is considered as a promising MG structure for its several qualities and advantages in scaling. This thesis focuses on the modeling of Double-Gate MOSFET and, in particular, on the modeling of the gate leakage current critically affecting the power consumption. First we develop a compact quantum model for both the electrostatic potential and the electric charge in symmetric double-gate MOSFET with undoped thin body. Then, this quantum model is used to propose an analytical compact model for the direct tunnelling current with SiO2 as gate dielectric, firstly, and later assuming a dual layer consisting of a SiO2 interfacial layer and a high-κ material. Finally, an accurate method for the calculation of the gate tunnelling current is developed. It is based on Absorbing Boundary Conditions techniques and, more specifically, on the Perfectly Mached Layer (PML) method. This thesis is motivated by the recommendations given by the “International Technology Roadmap of Semiconductors” (ITRS) about the need for the modeling and simulation of multi-gate semiconductor structures.

En aquesta tesi hem desenvolupat models compactes que incorporen un model de transport hidrodinàmic adaptat a multi-gate (principalment double-gate (DG) and surrounding-gate (SRG) MOSFETs a partir de models unificats de control de càrrega I del potencial de superfície, obtinguts de l’equació de Poisson. Tots aquests dispositius es modelitzen seguint un esquema semblant. El corrent i càrregues totals s’escriuen en funció de les densitats de càrrega mòbil per unitat d’àrea als extrems drenador i font del canal. Els efectes de canal curt i quàntics també s’inclouen en el model compacte desenvolupat. El model desenvolupat mostra un bon acord amb simulacions numèriques 2D i 3D en tots els règims d’operació. El model desenvolupat s’implementa i testeja al simulador de circuits SMASH per a l’anàlisi dels comportaments DC i transitori de circuits CMOS. / En esta tesis hemos desarrollado modelos compactos que incorporan un modelo de transporte hidrodinámico adaptado a multi-gate (principalmente double-gate (DG) and surrounding-gate (SRG) MOSFETs a partir de modelos unificados de control de carga I del potencial de superficie, obtenidos de la ecuación de Poisson. Todos estos dispositivos se modelizan siguiendo un esquema similar. La corriente y cargas totales escriben en función de las densidades de carga móvil por unidad de área en los extremos drenador y fuente del canal. Los efectos de canal corto y cuánticos también se incluyen en el modelo compacto desarrollado. El modelo desarrollado muestra un buen acuerdo con simulaciones numéricas 2D y 3D en todos los regímenes de operación. El modelo desarrollado se implementa y testea el simulador de circuitos SMASH para el análisis de los comportamientos DC y transitorio de circuitos CMOS.