Agricultural vehicles use electronic control units (ECUs) as control system. HistoricallyECUs have only been equipped with a minimum of features. With therecent progress in electronics, which have made components faster, smaller andcheaper, the trend is now to integrate more advanced functionality into the ECUs. Agricultural vehicles are present all over the world and they have to operateunder a wide variety of conditions. This put high requirements on the system andit is critical that a modern ECU can detect and locate errors. For an ECU to beable to operate on a world-wide market it is required to be flexible, expandableand robust. In addition to these requirements it is also wanted that an ECU havea long lifespan and a low cost. In this thesis different problems that modern ECUs have to face are investigated.Suggestions of how to solve these problems are also presented. Thereare two focuses in the thesis, 1) how ECUs can acquire information from its inputs/outputs; and 2) the requirements of the ECU hardware. This thesis does not aim to deliver a fully specified system description butrather to provide an overview of how an ECU can be designed and which problemsthat it has to face. A selection of areas of ECU design which are investigated in this thesis are,1) typical inputs/outputs; 2) analog-to-digital converters and their application; 3)how multiplexers can be used; 4) requirements of general purpose inputs/outputs(GPIO); 5) monitoring of a controller area network (CAN); 6) power-supply requirementand monitoring; 7) monitoring of the vehicle’s battery; 8) memory; 9)requirement of the microcontroller (MCU);Agricultural vehicles use electronic control units (ECUs) as control system. HistoricallyECUs have only been equipped with a minimum of features. With therecent progress in electronics, which have made components faster, smaller andcheaper, the trend is now to integrate more advanced functionality into the ECUs.Agricultural vehicles are present all over the world and they have to operateunder a wide variety of conditions. This put high requirements on the system andit is critical that a modern ECU can detect and locate errors. For an ECU to beable to operate on a world-wide market it is required to be flexible, expandableand robust. In addition to these requirements it is also wanted that an ECU havea long lifespan and a low cost.In this thesis different problems that modern ECUs have to face are investigated.Suggestions of how to solve these problems are also presented. Thereare two focuses in the thesis, 1) how ECUs can acquire information from its inputs/outputs; and 2) the requirements of the ECU hardware.This thesis does not aim to deliver a fully specified system description butrather to provide an overview of how an ECU can be designed and which problemsthat it has to face.A selection of areas of ECU design which are investigated in this thesis are,1) typical inputs/outputs; 2) analog-to-digital converters and their application; 3)how multiplexers can be used; 4) requirements of general purpose inputs/outputs(GPIO); 5) monitoring of a controller area network (CAN); 6) power-supply requirementand monitoring; 7) monitoring of the vehicle’s battery; 8) memory; 9)requirement of the microcontroller (MCU);

This thesis is composed of two parts: a 3¡ÑVDD mixed-voltage-tolerant I/O buffer with 1¡ÑVDD CMOS standard device, and a PVT detector for 2¡ÑVDD output buffer with slew-rate compensation. In the first topic, a 3¡ÑVDD bidirectional mixed-voltage-tolerant I/O buffer, which has been implemented using a typical TSMC 0.18 £gm CMOS process, is proposed with a Dynamic gate bias voltage generator to provide appropriate gate drives for the stacked output stage. Besides, a Gate-tracking circuit and a Floating N-well technique are adopted to prevent 1¡ÑVDD device from gate-oxide overstress problems and leakage currents. The maximum data rate is simulated to be 166/166/166/100/80 MHz when VDDIO is 5.0/3.3/1.8/1.2/0.9 V, respectively, given an equivalent probe capacitive load of 10pF. The second topic is a process, voltage, and temperature¡]PVT¡^detector for 2¡ÑVDD output buffer with slew-rate compensation. The threshold voltage¡]Vth¡^ of PMOSs and NMOSs varying with process variation could be detected, respectively. In addition, the voltage and temperature variations could be monitored, respectively, by detecting different charging and discharging times of delay buffers at each PVT corner. By adjusting output currents, the slew rate of output signals could be compensated over 24¢H. Moreover, the maximum data rate with compensation is 133 MHz in contrast with 100 MHz without compensation when VDDIO ¡× 1.8 V, in transmitting mode.

<p> </p><p><p>Syftet med var att konstruera ett bussförlängartkort till Qbussen som gör Ethernet-baserad kommunikation med I/O:t möjlig. Kortet ska kunna anslutas till standard 100 Mbits nätverksutrustning och klara autoförhandling och låsning av hastighet och duplex. Detta minskar på många ställen kabeldragningen väsentligt och det är därför önskvärt att SSAB:s egna I/O ska kunna köras så över Ethernet, antingen över vanliga nätverket eller på dedikerad kabel.</p></p>

<p>The past decade has seen wide availability of solid-state drives (SSDs) in settings ranging from personal computing to enterprise storage. Their success over the hard disks is driven by performance considerations and cost savings. Besides SSDs based on flash memory, there have been ongoing efforts in developing other non-volatile memory technologies such as phase-change memory and MRAM. All these technologies enable what we refer to as random-access block devices. Unlike hard disks, these devices have fast random accesses; on the other hand, their writes are more expensive than their reads. In this work, we study how to optimize database and storage algorithms for the I/O characteristics of random-access block devices. Specifically, we tackle the following three problems.</p><p>The first one is about permuting data out-of-core. While external merge sort is popular for implementing permutation on hard disks, it carries unnecessary overhead in storing and comparing keys. We propose more efficient algorithms for a useful class of permutations called Address-Digit Permutations on random-access block devices.</p><p>The second problem is concurrency control for indexes on SSDs. Various indexes have been proposed for these devices, but to make such indexes practical, we must address the issue of concurrency control. We propose a novel indexing and concurrency control scheme which allows concurrent accesses during ongoing index reorganizations, and does so with minimal memory and block-level locking.</p><p>The third problem concerns log-structured merge, a popular indexing technique well-suited to random-access block devices. We show how an intelligent partial merge policy, combined with a block-preserving merge procedure, can ­significantly lower write traffic while preserving other advantages of log-structured merge.</p> / Dissertation

Multi-core technology is bringing parallel processing capabilities from servers to laptops and even handheld devices. At the same time, platform support for system virtualization is making it easier to consolidate server and client resources, when and as needed by applications. This consolidation is achieved by dynamically mapping the virtual machines on which applications run to underlying physical machines and their processing cores. Low cost processor and I/O virtualization methods efficiently scaled to different numbers of processing cores and I/O devices are key enablers of such consolidation. This dissertation develops and evaluates new methods for scaling virtualization functionality to multi-core and future many-core systems. Specifically, it re-architects virtualization functionality to improve scalability and better exploit multi-core system resources. Results from this work include a self-virtualized I/O abstraction, which virtualizes I/O so as to flexibly use different platforms' processing and I/O resources. Flexibility affords improved performance and resource usage and most importantly, better scalability than that offered by current I/O virtualization solutions. Further, by describing system virtualization as a service provided to virtual machines and the underlying computing platform, this service can be enhanced to provide new and innovative functionality. For example, a virtual device may provide obfuscated data to guest operating systems to maintain data privacy; it could mask differences in device APIs or properties to deal with heterogeneous underlying resources; or it could control access to data based on the ``trust' properties of the guest VM. This thesis demonstrates that extended virtualization services are superior to existing operating system or user-level implementations of such functionality, for multiple reasons. First, this solution technique makes more efficient use of key performance-limiting resource in multi-core systems, which are memory and I/O bandwidth. Second, this solution technique better exploits the parallelism inherent in multi-core architectures and exhibits good scalability properties, in part because at the hypervisor level, there is greater control in precisely which and how resources are used to realize extended virtualization services. Improved control over resource usage makes it possible to provide value-added functionalities for both guest VMs and the platform. Specific instances of virtualization services described in this thesis are the network virtualization service that exploits heterogeneous processing cores, a storage virtualization service that provides location transparent access to block devices by extending the functionality provided by network virtualization service, a multimedia virtualization service that allows efficient media device sharing based on semantic information, and an object-based storage service with enhanced access control.

L'évolution de la microélectronique suit plusieurs axes notamment la miniaturisation des éléments actifs (réduction de taille des transistors), et l'augmentation de la densité d'interconnexion qui se traduisent par la loi de Gordon Moore qui prédit que la densité d'intégration sur silicium doublerait tous les deux ans. Ces évolutions ont pour conséquence la réduction des prix et du poids des composants. L'hybridation ou flip chip est une technologie qui s'inscrit dans cette évolution, elle consiste en l'assemblage de matériaux hétérogènes. Dans cette étude il s'agit d'un circuit de lecture Silicium et d'un circuit de détection InP ou GaAs assemblés par l'intermédiaire d'une matrice de billes d'indium. La connexion flip chip est basée sur l'utilisation d'une jonction par plots métalliques de faibles dimensions qui permet de diminuer les pertes électriques (faible inductance et faible bruit), une meilleure dissipation thermique, une bonne tenue mécanique. Enfin elle favorise la miniaturisation avec l'augmentation de la compacité et de la densité d'interconnexion.Les travaux de thèse se concentrent sur deux axes principaux. Le premier concerne l'hybridation par brasure avec la technologie des billes d'indium par refusion, et le second concerne l'hybridation par pression à température ambiante (nano-scratch) par l'intermédiaire des nanostructures (Nano-fils d'or, Nano-fils ZnO). Ces travaux ont permis la réalisation d'un détecteur InGaAs avec extension visible de format TV 640*512 pixels au pas de 15 µm. Ces travaux ont également permis la validation mécanique de l'assemblage d'un composant de format double TV 1280*1024 pixels au pas de 10 µm par cette même méthode de reflow. Pour l'axe hybridation à froid, nos travaux ont permis la validation d'une méthode de croissance de nano-fils ZnO par une voix hydrothermique à basse température (<90°C).

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.

AVELINO, Gisela Maria Prata. O comércio intra-setorial e suas implicações para a economia cearense. 2006. 99 f.: Dissertação (mestrado) - Universidade Federal do Ceará. Mestrado Acadêmico em Economia Rural (MAER). Centro de Ciências Agrárias. Fortaleza-CE. 2006 / Submitted by Francisco Helder Macêdo Rangel (fhelder@ufc.br) on 2014-09-01T15:12:57Z No. of bitstreams: 1 2006_dis_gmpavelino.pdf: 393329 bytes, checksum: ad6fa1d845088a155311a7952f5dcd21 (MD5) / Approved for entry into archive by Margareth Mesquita(margaret@ufc.br) on 2014-09-02T14:21:31Z (GMT) No. of bitstreams: 1 2006_dis_gmpavelino.pdf: 393329 bytes, checksum: ad6fa1d845088a155311a7952f5dcd21 (MD5) / Made available in DSpace on 2014-09-02T14:21:31Z (GMT). No. of bitstreams: 1 2006_dis_gmpavelino.pdf: 393329 bytes, checksum: ad6fa1d845088a155311a7952f5dcd21 (MD5) Previous issue date: 2006 / This study aimed to evaluate the participation of intra-sectorial commerce in the state do Ceará exportation results, and its impacts on the main economic variables, from 1996 to 2004. The intensity of this type of commercial transactions were identified, based on the index considered for Grubel and Lloyd (1975). Then, its contribution on the total flow of internationally commercialized merchandises was evaluated, based on the methodology proposed for Menon and Dixon (1996). The analysis of the data shows that intra-sectorial commerce have a small contribuition on total commerce results and, despite some primary products and minerals partipate, the main commercialized products from the intra-sectotial commerce are manufactures. In relation to its impacts on the main economic variable, it was verified thar intra-sectotial commerce has positive effects on the generation of new jobs, however its intensification can provoke increases in the concentration of exportation guideline and in the level of income, while reduces the degree of commercial aperture of the State. It was also verified that, statistically, this type of commerce did not show significant effect in the industrialization degree of state of Ceará. / Neste trabalho, procurou-se analisar a participação do comércio intra-setorial nas exportações e os seus impactos sobre as principais variáveis econômicas do Estado do Ceará durante o período de 1996 a 2004. Inicialmente, foi identificada a intensidade desse tipo de transações comerciais com base no índice proposto por Grubel e Lloyd (1975). A seguir, foi analisada a sua contribuição para o fluxo total de mercadorias comercializadas internacionalmente com base na metodologia proposta por Menon e Dixon (1996). Os resultados obtidos mostraram que o comércio intra-setorial tem uma pequena participação no comércio total e que, embora alguns produtos primários e minerais participem desse tipo de comércio, os principais produtos comercializados a partir do comércio intra-setorial são as manufaturas. Em relação aos seus impactos sobre as principais variáveis econômicas, verificou-se que o comércio intra-setorial tem efeitos positivos sobre o emprego, porém sua intensificação pode provocar aumentos no grau de concentração da pauta de exportações e no nível de concentração de renda enquanto reduz o grau de abertura comercial do Estado. Verificou-se, também, que esse tipo de comércio não apresentou efeitos estatisticamente significativos para o grau de industrialização do Ceará.

PEIXOTO, Erika Gomes. Estado de exceção como paradigma entre a politização da vida e a despolitização da cidadania. 2016. 127f. - Dissertação (Mestrado) - Universidade Federal do Ceará, Programa de Pós-Graduação em Filosofia, Fortaleza (CE), 2016. / Submitted by Gustavo Daher (gdaherufc@hotmail.com) on 2016-10-10T14:49:28Z No. of bitstreams: 1 2016_dis_egpeixoto.pdf: 1198887 bytes, checksum: e80ab0713b651984c5b3ed4d5ed1aec7 (MD5) / Approved for entry into archive by Márcia Araújo (marcia_m_bezerra@yahoo.com.br) on 2016-10-11T16:47:45Z (GMT) No. of bitstreams: 1 2016_dis_egpeixoto.pdf: 1198887 bytes, checksum: e80ab0713b651984c5b3ed4d5ed1aec7 (MD5) / Made available in DSpace on 2016-10-11T16:47:45Z (GMT). No. of bitstreams: 1 2016_dis_egpeixoto.pdf: 1198887 bytes, checksum: e80ab0713b651984c5b3ed4d5ed1aec7 (MD5) Previous issue date: 2016 / Essa pesquisa se propõe a elucidar o paradigma do estado de exceção, bem como a sua relação com a vida humana, dentro da obra do pensador italiano Giorgio Agamben. Percorremos o caminho traçado pelo autor nas três primeiras obras da série Homo sacer, onde denuncia o processo de apropriação da vida posta em prática através das mais sofisticadas técnicas políticas e desvela como a vida biológica está no centro dos cálculos do poder. Inicialmente ilustraremos as influencias filosóficas de Michel Foucault, e sua perspectiva biopolítica em confronto com a análise do autor italiano. De forma diversa de Foucault, Agamben, se propõe a analisar o estatuto do poder soberano em relação à norma jurídica, procurando estabelecer suas contradições e questionar os limites da estrutura jurídico-política originária do Ocidente, sob uma ótica que busca reconhecer a inserção da vida humana nessa esfera. O autor italiano através das reflexões do jurista alemão Carl Schmitt, revela o paradoxo da soberania e a relação oculta existente entre norma e anomia. Posteriormente, buscamos esclarecer o caráter paradigmático do estado de exceção. Em um intermitente diálogo entre Schmitt e o filósofo alemão Walter Benjamin fica patente a relação existente entre violência e a exceção soberana. Utilizando-se da locução “intima solidariedade” Agamben reconhece pontos de ligação entre as práticas de exceção dos regimes totalitárias do século XX, o nazismo e o fascismo, e os métodos utilizados nos regimes democráticos contemporâneos. A partir da tese benjaminiana, compreende como o estado de exceção não é apenas uma experiência isolada na história humana, mas é então concebida como uma técnica de governo, cada vez mais utilizada, como uma prática não declarada de muitos governos. A noção de segurança tomou conta do Estado, transformando-se em uma prerrogativa utilizada por muitos governos democráticos para operarem sem limites práticas de exceção. De forma conclusiva, o trabalho se adentra na perspectiva apresentada pelo autor sobre a stasis, na experiência clássica e na modernidade. O paradigma da stasis é deste modo singular para compreender a relação de politização da vida, que acompanha a despolitização da cidadania, bem como a estrutura de exceção implícita na ordem moderna. A guerra civil é uma prática estatal, como uma estrutura análoga ao estado de natureza, mas que persiste dentro da cidade. Para Agamben, a forma que a guerra civil assume durante o estado de exceção é de indiscernibilidade, entre estado de natureza e estado de direito, deste modo a vida enquanto tal é posta na base do poder soberano.

A etapa de particionamento em circuitos VLSI 3D é fundamental na distribuição de células e blocos para as camadas do circuito, além de auxiliar na redução da complexidade dos posicionadores. Estes, quando o particionamento é bem realizado, permitem que se atinjam soluções com menor comprimento total de fios, o que reduz a dissipação de potência e aumenta o desempenho dos circuitos. Atualmente, os algoritmos utilizados para resolver o problema de particionamento em circuitos 3D são adaptações daqueles aplicados em circuitos planares. Ou seja, o circuito é particionado como se fosse um hipergrafo tradicional, e as células são assinaladas diretamente para as partições, com o objetivo de reduzir somente as conexões que cruzam as partes. Contudo essa solução é simplista e faz com que o algoritmo não perceba a criação de conexões longas, o que aumenta o número de vias do circuito e, consequentemente, sua área. É importante compreender que o valor dos recursos usados é um múltiplo da distância vertical das camadas. Na verdade, considerando-se que o caminho de uma camada para outra adjacente atravessa todos os níveis de metal, é evidente que qualquer ligação vertical superior à adjacente pode ser proporcionalmente mais custosa para o roteamento, sem mencionar o atraso provocado e o quanto da área ativa é ocupada. Em vista disso, este trabalho apresenta um conjunto de algoritmos desenvolvidos para reduzir o número de vias em circuitos VLSI 3D. A otimização é obtida pelo uso de duas estratégias distintas: a análise prévia da estrutura interna do circuito e a redução do número de conexões verticais não-adjacentes. Os algoritmos propostos, além de reduzir o número de vias-3D, adaptam a lógica dos circuitos 2D para os 3D mantendo o balanceamento de área e dos pinos de I/O entre as diferentes camadas. Os resultados experimentais mostram que essas técnicas reduzem o número total de vias-3D em 19%, 18%, 12% e 16% em duas, três, quatro e cinco tiers, respectivamente, comparados com os resultados das abordagens atuais. / A 3D circuit is the stacking of regular 2D circuits. The advances on the fabrication and packaging technologies allow interconnection of stacked 2D circuits. However, 3D-vias can impose significant obstacles and constraints to the 3D placement problem. Most of the existing placement and partitioning algorithms completely ignore this fact, but they do optimize the number of vias using a min-cut partitioning applied to a generic graph partitioning problem. This work proposes a new approach for I/O pads and cells partitioning addressing 3D-vias reduction and its impact on the 3D circuit design. The approach presents two distinct strategies: the first one is based on circuit structure analyses and the second one reducing the number of connections between nonadjacent tiers. The strategies outperformed a state-of-the-art hypergraph partitioner, hMetis and other approaches by providing a reduction of the number of 3D-vias 19%, 17%, 12% and 16% using two, three, four and five tiers.