Les systèmes mobiles intelligents sont déjà dotés de plusieurs composants de type capteur comme les accéléromètres, les thermomètres et les détecteurs infrarouge. Cependant, jusqu’à aujourd’hui l’intégration de capteurs chimiques dans des systèmes compacts sur puce reste limitée pour des raisons de consommation d’énergie et dissipation de chaleur principalement. Le travail présenté dans cette thèse fut donc concentrée sur la démonstration de l’intégration 3D monolithique de SETs sur un substrat de technologie CMOS (Complementary Metal Oxide Semiconductor) pour la réalisation de la fonction capteurs de gaz très sensible et ultra basse consommation d’énergie. L’approche proposée consiste à l’intégration de SETs métalliques à double grilles dans l'unité de fabrication finale BEOL (Back-End-Of-Line) d'une technologie CMOS à l’aide du procédé nanodamascene. L'objectif principal de cette thèse de doctorat peut être divisé en 4 parties : (1) la modélisation et simulation de la réponse d’capteur de gaz à base de SET à double grilles ou d’un MOSFET FD-SOI, et l’estimation de la sensitivité ainsi que la puissance consommée; (2) la caractérisation de la sensitivité du Pt comme couche sensible pour la détection du H2 par la technique de mesure de charge de surface, et le développement du procédé de texturation de surface de la grille fonctionnalisée avec les réseaux de nanotubes de carbone; (3) le développement et l’optimisation du procédé de fabrication des SETs à double grilles dans l’entité BEOL d’un substrat CMOS; et (4) la fonctionnalisation d’un MOSFET FD-SOI avec du Pt pour réalise la fonction de capteur de H2. / The need of integration of new functionalities on mobile and autonomous electronic systems has to take into account all the problematic of heterogeneity together with energy consumption and thermal power dissipation. Therefore, the work presented in this thesis is focussed on the proof of concept of 3D monolithical integration of SETs on CMOS technology for high sensitivity and ultra-low power gas sensing functionality. The proposed approach is to integrate metallic double gate-single electron transistors (DG-SETs) in the Back-End-Of-Line (BEOL) of CMOS circuits (within the CMOS interconnect layers) using the nanodamascene process. The main objective of this Ph.D. thesis can be divided into 4 parts: (1) modelling and simulation of a DG-SET and an FD-SOI MOSFET based gas sensor response, and estimation of the sensitivity as well as the power consumption; (2) investigation of Pt sensitivity to hydrogen by surface charge measurement technique and development of the sensing electrode surface texturing process with CNT networks; (3) development and optimization of DG-SET integration process in the BEOL of a CMOS substrate, and (4) FD-SOI MOSFET functionalization with Pt for H2 sensing.

This thesis presents the analysis, design and characterization of an integrated high-frequency phase-locked loop (PLL) frequency multiplier. The frequency multiplier is novel in its use of a low multiplication factor of 4 and a fully differential topology for rejection of common mode interference signals. The PLL is composed of a voltage controlled oscillator (VCO), injection-locked frequency divider (ILFD) for the first divide-by-two stage, a static master-slave flip-flop (MSFF) divider for the second divide-by-two stage and a Gilbert cell mixer phase detector (PD). The circuit has been fabricated using a standard CMOS 0.18-um process based on its relatively low cost and ready availability. The PLL frequency multiplier generates an output signal at 26 GHz and is the highest operational frequency PLL in the technology node reported to date. Time domain phase plane analysis is used for prediction of PLL locking range based on initial conditions of phase and frequency offsets. Tracking range of the PLL is limited by the inherent narrow locking range of the ILFD, and is confirmed via experimental results. The performance benefits of the fully differential PLL are experimentally confirmed by the injection of differential- and common-mode interfering signals at the VCO control lines. A comparison of the common- and differential-mode modulation indices reveals that a common mode rejection ratio (CMRR) of greater than 20 dB is possible for carrier offset frequencies of less than 1 MHz. Closed-loop frequency domain transfer functions are used for prediction of the PLL phase noise response, with the PLL being dominated by the reference and VCO phase noise contributions. Regions of dominant phase noise contributions are presented and correlated to the overall PLL phase noise performance. Experimental verifications display good agreement and confirm the usefulness of the techniques for PLL performance prediction. The PLL clock multiplier has an operational output frequency of 26.204 to 26.796 GHz and a maximum output frequency step of 16 MHz. Measured phase noise at 1 MHz offset from the carrier is -103.9 dBc/Hz. The PLL clock multiplier core circuit (VCO/ILFD/MSFF Divider/PD) consumes 186 mW of combined power from 2.8 and 4.3 V DC rails. / Thesis (Ph.D, Electrical & Computer Engineering) -- Queen's University, 2009-04-24 11:31:35.384

La forte demande et le besoin d’intégration hétérogène de nouvelles fonctionnalités dans les systèmes mobiles et autonomes, tels que les mémoires, capteurs, et interfaces de communication doit prendre en compte les problématiques d’hétérogénéité, de consommation d’énergie et de dissipation de chaleur. Les systèmes mobiles intelligents sont déjà dotés de plusieurs composants de type capteur comme les accéléromètres, les thermomètres et les détecteurs infrarouge. Cependant, jusqu’à aujourd’hui l’intégration de capteurs chimiques dans des systèmes compacts sur puce reste limitée pour des raisons de consommation d’énergie et dissipation de chaleur principalement. La technologie actuelle et fiable des capteurs de gaz, les résistors à base d’oxyde métallique et les MOSFETs (Metal Oxide Semiconductor- Field Effect Transistors) catalytiques sont opérés à de hautes températures de 200–500 °C et 140–200 °C, respectivement. Les transistors à effet de champ à grille suspendu (SG-FETs pour Suspended Gate-Field Effect Transistors) offrent l’avantage d’être sensibles aux molécules gazeuses adsorbées aussi bien par chemisorption que par physisorption, et sont opérés à température ambiante ou légèrement au-dessus. Cependant l’intégration de ce type de composant est problématique due au besoin d’implémenter une grille suspendue et l’élargissement de la largeur du canal pour compenser la détérioration de la transconductance due à la faible capacité à travers le gap d’air. Les transistors à double grilles sont d’un grand intérêt pour les applications de détection de gaz, car une des deux grilles est fonctionnalisée et permet de coupler capacitivement au canal les charges induites par l’adsorption des molécules gazeuses cibles, et l’autre grille est utilisée pour le contrôle du point d’opération du transistor sans avoir besoin d’une structure suspendue. Les transistors monoélectroniques (les SETs pour Single Electron Transistors) présentent une solution très prometteuse grâce à leur faible puissance liée à leur principe de fonctionnement basé sur le transport d’un nombre réduit d’électrons et leur faible niveau de courant. Le travail présenté dans cette thèse fut donc concentré sur la démonstration de l’intégration 3D monolithique de SETs sur un substrat de technologie CMOS (Complementary Metal Oxide Semiconductor) pour la réalisation de la fonction capteurs de gaz très sensible et ultra basse consommation d’énergie. L’approche proposée consiste à l’intégration de SETs métalliques à double grilles dans l’unité de fabrication finale BEOL (Back-End-Of-Line) d’une technologie CMOS à l’aide du procédé nanodamascene. Le système sur puce profitera de la très élevée sensibilité à la charge électrique du transistor monoélectronique, ainsi que le traitement de signal et des données à haute vitesse en utilisant une technologie de pointe CMOS disponible. Les MOSFETs issus de la technologie FD-SOI (Fully Depleted-Silicon On Insulator) sont une solution très attractive à cause de leur pouvoir d’amplification du signal quand ils sont opérés dans le régime sous-le-seuil. Ces dispositifs permettent une très haute densité d’intégration due à leurs dimensions nanométriques et sont une technologie bien mature et modélisée. Ce travail se concentre sur le développement d’un procédé de fonctionnalisation d’un MOSFET FD-SOI comme démonstration du concept du capteur de gaz à base de transistor à double grilles. La sonde Kelvin a été la technique privilégiée pour la caractérisation des matériaux sensibles par le biais de mesure de la variation du travail de sortie induite par l’adsorption de molécules de gaz. Dans ce travail, une technique de caractérisation des matériaux sensibles alternative basée sur la mesure de la charge de surface est discutée. Pour augmenter la surface spécifique de l’électrode sensible, un nouveau concept de texturation de surface est présenté. Le procédé est basé sur le dépôt de réseaux de nanotubes de carbone multi-parois par pulvérisation d’une suspension de ces nanotubes. Les réseaux déposés servent de «squelettes» pour le matériau sensible. L’objectif principal de cette thèse de doctorat peut être divisé en 4 parties : (1) la modélisation et simulation de la réponse d’un capteur de gaz à base de SET à double grilles ou d’un MOSFET FD-SOI, et l’estimation de la sensibilité ainsi que la puissance consommée; (2) la caractérisation de la sensibilité du Pt comme couche sensible pour la détection du H[indice inférieur 2] par la technique de mesure de charge de surface, et le développement du procédé de texturation de surface de la grille fonctionnalisée avec les réseaux de nanotubes de carbone; (3) le développement et l’optimisation du procédé de fabrication des SETs à double grilles dans l’entité BEOL d’un substrat CMOS; et (4) la fonctionnalisation d’un MOSFET FD-SOI avec du Pt pour réaliser la fonction de capteur de H[indice inférieur 2]. / Abstract : The need of integration of new functionalities on mobile and autonomous electronic systems has to take into account all the problematic of heterogeneity together with energy consumption and thermal dissipation. In this context, all the sensing or memory components added to the CMOS (Complementary Metal Oxide Semiconductor) processing units have to respect drastic supply energy requirements. Smart mobile systems already incorporate a large number of embedded sensing components such as accelerometers, temperature sensors and infrared detectors. However, up to now, chemical sensors have not been fully integrated in compact systems on chips. Integration of gas sensors is limited since most used and reliable gas sensors, semiconducting metal oxide resistors and catalytic metal oxide semiconductor- field effect transistors (MOSFETs), are generally operated at high temperatures, 200–500 °C and 140–200° C, respectively. The suspended gate-field effect transistor (SG-FET)-based gas sensors offer advantages of detecting chemisorbed, as well as physisorbed gas molecules and to operate at room temperature or slightly above it. However they present integration limitations due to the implementation of a suspended gate electrode and augmented channel width in order to overcome poor transconductance due to the very low capacitance across the airgap. Double gate-transistors are of great interest for FET-based gas sensing since one functionalized gate would be dedicated for capacitively coupling of gas induced charges and the other one is used to bias the transistor, without need of airgap structure. This work discusses the integration of double gate-transistors with CMOS devices for highly sensitive and ultra-low power gas sensing applications. The use of single electron transistors (SETs) is of great interest for gas sensing applications because of their key properties, which are its ultra-high charge sensitivity and the ultra-low power consumption and dissipation, inherent to the fundamental of their operation based on the transport of a reduced number of charges. Therefore, the work presented in this thesis is focused on the proof of concept of 3D monolithic integration of SETs on CMOS technology for high sensitivity and ultra-low power gas sensing functionality. The proposed approach is to integrate metallic double gate-single electron transistors (DG-SETs) in the Back-End-Of-Line (BEOL) of CMOS circuits (within the CMOS interconnect layers) using the nanodamascene process. We take advantage of the hyper sensitivity of the SET to electric charges as well from CMOS circuits for high-speed signal processing. Fully depleted-silicon on insulator (FD-SOI) MOSFETs are very attractive devices for gas sensing due to their amplification capability when operated in the sub-threshold regime which is the strongest asset of these devices with respect to the FET-based gas sensor technology. In addition these devices are of a high interest in terms of integration density due to their small size. Moreover FD-SOI FETs is a mature and well-modelled technology. We focus on the functionalization of the front gate of a FD-SOI MOSFET as a demonstration of the DGtransistor- based gas sensor. Kelvin probe has been the privileged technique for the investigation of FET-based gas sensors’ sensitive material via measuring the work function variation induced by gas species adsorption. In this work an alternative technique to investigate gas sensitivity of materials suitable for implementation in DG-FET-based gas sensors, based on measurement of the surface charge induced by gas species adsorption is discussed. In order to increase the specific surface of the sensing electrode, a novel concept of functionalized gate surface texturing suitable for FET-based gas sensors are presented. It is based on the spray coating of a multi-walled-carbon nanotubes (MW-CNTs) suspension to deposit a MW-CNT porous network as a conducting frame for the sensing material. The main objective of this Ph.D. thesis can be divided into 4 parts: (1) modelling and simulation of a DG-SET and a FD-SOI MOSFET-based gas sensor response, and estimation of the sensitivity as well as the power consumption; (2) investigation of Pt sensitivity to hydrogen by surface charge measurement technique and development of the sensing electrode surface texturing process with CNT networks; (3) development and optimization of the DG-SET integration process in the BEOL of a CMOS substrate, and (4) FD-SOI MOSFET functionalization with Pt for H[subscript 2] sensing.

Following the intensive development of isolated (i.e., not coupled with on-chip waveguide) vertically rolled-up microtube ring resonators (VRU-MRRs) for both active and passive applications, a variety of microtube-based devices has been realized. These include microcavity lasers, optical sensors, directional couplers, and active elements in lab-on-a-chip devices. To provide more advanced and complex functionality, the focus of tubular geometry research is now shifting toward (i) refined vertical light transfer in 3D stacks of multiple photonic layers and (ii) to make microfluidic cooling system in the integrated optoelectronic system. Based on this motivation, this PhD research is devoted to the demonstration and the implementation of monolithic integration of VRU-MRRs with photonic waveguides for 3D photonic integration and their optofluidic applications. Prior to integration, high-quality isolated VRU-MRRs on the flat Si substrate are firstly fabricated by the controlled release of differentially strained titanium-dioxide (TiO2) bilayered nanomembranes. The fabricated microtubes support resonance modes for both telecom and visible photonics. The outcome of the isolated VRU-MRRs is a record high Q (≈3.8×10^3) in the telecom wavelength range with optimum tapered optical fiber resonator interaction. To further study the optical modes in the visible and near infrared spectral range, μPL spectroscopy is performed on the isolated VRU-MRRs, which are activated by entrapping various sizes of luminescent nanoparticles (NPs) within the windings of rolled-up nanomembranes based on a flexible, robust and economical method. Moreover, it is realized for the first time, in addition to serving as light sources that NPs-aggregated in isolated VRU-MRRs can produce an optical potential well that can be used to trap optical resonant modes. After achieving all the required parameters for creating a high-quality TiO2 VRU-MRR, the monolithic integration of VRU-MRRs with Si nanophotonic waveguides is experimentally demonstrated, exhibiting a significant step toward 3D photonic integration. The on-chip integration is realized by rolling up 2D pre-strained TiO2 nanomembranes into 3D VRU-MRRs on a microchip which seamlessly expanded over several integrated waveguides. In this intriguing vertical transmission configuration, resonant filtering of optical signals at telecom wavelengths is demonstrated based on ultra-smooth and subwavelength thick-walled VRU-MRRs. Finally, to illustrate the usefulness of the fully integrated VRU-MRRs with photonic waveguides, optofluidic functionalities of the integrated system is investigated. In this work, two methods are performed to explore optofluidic applications of the integrated system. First, the hollow core of an integrated VRU-MRR is uniquely filled with a liquid solution (purified water) by setting one end of the VRU-MRRs in contact with a droplet placed onto the photonic chip via a glass capillary. Second, the outside of an integrated VRU-MRR is fully covered with a big droplet of liquid. Both techniques lead to a significant shift in the WGMs (Δλ≈46 nm). A maximum sensitivity of 140 nm/refractive index unit, is achieved. The achievements of this PhD research open up fascinating opportunities for the realization of massively parallel optofluidic microsystems with more functionality and flexibility for analysis of biomaterials in lab-on-a-tube systems on single chips. It also demonstrates 3D photonic integration in which optical interconnects between multiple photonic layers are required.

Ce travail porte sur la conception, la fabrication et la caractérisation d’une photodiode très haut débit (UTC PD) et son intégration avec un préamplificateur optique à semi-conducteur (SOA) pour les liaisons optiques à courte distance à 100 Gbit/s en bandes C et O. Il porte également sur la conception d'un duplexeur (Tx / Rx) avec liaison montante en bande C et liaison descendante en bande O. L'intégration monolithique d’un SOA avec une photodiode haut débit sans filtre optique entre les deux présente des avantages majeurs parmi lesquels: - Augmentation de la distance de transmission. - Augmentation du nombre d'utilisateurs connectés. - Diminution des coûts globaux de fabrication incluant l’assemblage. La première partie de cette étude porte sur l'optimisation SOA pour un fonctionnement à forte puissance (Psat). Un faible facteur de bruit (NF) et une faible dépendance à la polarisation (PDL) sont requis pour les récepteurs préamplifiés. De plus, un fonctionnement du et opérer en régime linéaire est nécessaire pour les schémas de modulation complexes. Le SOA actuel possède un gain de 18 dB avec un facteur de bruit de 8 dB, une faible PDL (<2 dB), et une bonne puissance de saturation en entrée (-8 dBm). Grâce à l’optimisation de la structure verticale du SOA et de son couplage avec la fibre les performances attendues sont améliores : Psat >-5 dBm, NF <8 dB, PDL et gain similaire. D'autre part, les interconnexions électriques de la photodiode ont été optimisées ce qui a permis de démontrer des photodiodes avec une bande passante supérieure à 100 GHz. Les photodiodes présentent un fort coefficient de réponse (R) (0,6 A/W à 1,3 μm et 0,55 A/W à 1,55 μm) et une faible PDL <1 dB. Un fort courant de saturation de 14 mA à 100 GHz a aussi été démonté. Enfin, la caractérisation des SOA-UTC réalisés a montré simultanément une très forte responsivité (95 A/W), une faible dépendance à la polarisation PDL (<2 dB), un faible NF (8 dB) et une large bande passante à 3 dB (> 95 GHz), qui placent nos composants au meilleur niveau de l’état de l’art avec un produit gain-bande record de 6,1 THz. Les Mesures numériques à 64 Gbit/s montrent que notre récepteur atteint une sensibilité de -17 dBm pour un taux d'erreur de 10-9, et la sensibilité attendue à 100 Gbit/s est de -14 dBm / This work focuses on the design, fabrication and measurements of a uni-travelling carrier high speed photodiode (UTC PD) and its integration with a semiconductor optical preamplifier (SOA) for short reach 100 Gbit/s optical links, in O- and C- bands. This work also focuses on the design of a duplexer (Tx/Rx) with downstream in O-band and upstream in C-band. The SOA monolithic integration with a high speed PD without an optical filter in between yields major benefits among which: - Increase in the transmission distance. - Increase in the split ratio correlated to the number of connected users. - Decrease of the overall fabrication and assembling cost. The first part of this work is dedicated to optimizing the SOA for high power operation (Psat). The low noise figure (NF), and polarization dependence loss (PDL) are critical parameters for a preamplified receiver. Also complex modulation formats require linear gain regime of the SOA. The current SOA presents 18 dB gain with NF (8 dB), low PDL (<2 dB), and good input power saturation (-8 dBm). Thanks to further optimization of the SOA vertical structure and coupling with the optical fiber, the expected SOA performance is higher Psat >-5 dBm, NF <8 dB, similar PDL and gain. Secondly, the electrical interconnects of the photodiode is optimized to increase the photodiodes’ bandwidth, which allows to demonstrate photodiode with >100 GHz bandwidth. The PD presents high responsivity (R) (0,6 A/W at 1,3 μm and 0.55 A/W at 1,55 μm) and low PDL <1 dB. Also the saturation photocurrent is high (14 mA at 100 GHz). Finally, the SOA-UTC demonstrates high responsivity (95 A/W), low PDL (<2 dB), low NF (8 dB) and a wide 3 dB bandwidth (>95 GHz), which yields a record gain-bandwidth product of 6.1 THz. Large signal measurements at 64 Gbit/s show that our receiver reaches a low sensitivity of -17 dBm for a bit error rate of 10-9, and is expected to reach -14 dBm at 100 Gbit/s

Actuellement, le module de puissance (convertisseur de puissance) standard hybride 2D est la technologie de référence qui domine le marché de la moyenne et de la forte puissance. Ce dernier se présente sous la forme d'un boitier à multi-puces discrètes. Les puces à semi-conducteur sont reliées entre elles par des faisceaux de wire-bonding (câblage par fils) pour former des cellules de commutation. La technologie d'interconnexion wire-bonding présente une grande maturité technologique, et ses modes de défaillance sont bien connus aujourd'hui. Toutefois, cette technologie est un facteur limitant en termes de performances électrique et thermomécanique, d'intégrabilité tridimensionnelle et de productivité. Ces travaux de thèse ont pour objectif de proposer et d'étudier de nouvelles architectures de convertisseurs de puissance très intégrés. Comparée à la technologie hybride, dite de référence, les architectures proposées visent à un degré d'intégration plus poussé, avec un effort d'intégration partagé et conjoint au niveau semi-conducteur (intégration monolithique) et au niveau assemblage (intégration hybride). L'intégration monolithique consiste à intégrer les interrupteurs formant les cellules de commutation dans de nouvelles architectures de puces, passant ainsi de la notion de puce dipôle à celle de macro-puce multi-pôle. L'intégration hybride repose sur le développement de nouvelles technologies de report et d'assemblage de ces macro-puces. Pour valider les trois nouvelles architectures d'intégrations proposées, la démarche a consisté dans un premier temps à étudier et valider le fonctionnement des nouvelles puces par des simulations SentaurusTM TCAD. Ensuite, les puces multi-pôles ont été réalisées en s'appuyant sur la filière IGBT disponible dans la plateforme de micro-fabrication du LAAS-CNRS. Pour finir, les puces ont été reportées sur des cartes PCB, afin de réaliser des circuits de conversions prototypes. La maille de commutation très intégrée proposée présente une inductance parasite inférieure au nanohenry, ce qui est remarquable comparée à ce qui est présenté dans l'état de l'art (env. 20 nH). / Currently, the standard 2D hybrid power module (power converter) is the reference technology for the medium and high power market. This hybrid power module is a discrete multi-chip case. The semi-conductor chips are interconnected by wire-bonding to form switching cells. The wire-bonding interconnection technology is a limiting factor in terms of electrical and thermomechanical performances, three-dimensional integrability and productivity. The aim of this thesis is to study new architectures of very integrated power converters. Compared to the so-called hybrid reference technology, the proposed architectures aim at a greater degree of integration, with an integration at both the semi-conductor level (monolithic integration) and the packaging level (hybrid integration). Monolithic integration consists in integrating switching cells into new multi-terminal macro-chip architectures. Hybrid integration consists in developing of new technologies to assemble these macro-chips. To validate the different proposed integration architectures, the first step was to study and validate the operating modes of the new chips by SentaurusTM TCAD simulations. Then, the multi-terminal chips were realized in the micro and nanotechnology platform of LAAS-CNRS laboratory. Finally, the chips were bonded on PCB substrates to realize power converter circuit prototypes. The highly integrated switching loop presents a stray inductance loop lower than one nanohenry, wich is an important improvement as compared to the values reported in literature (about 20 nH).

La gestion, la manipulation et le stockage de données sont aujourd’hui de réels challenges. Pour supporter cette réalité, le besoin de technologies mémoires plus efficaces, moins énergivores, moins coûteuses à fabriquer et plus denses que les technologies actuelles s’intensifie. Parmi les technologies mémoires émergentes se trouve la technologie mémoire résistive, dans laquelle l’information est stockée sous forme de résistance électrique au sein d’une couche d’oxyde entre deux électrodes conductrices. Le plus gros frein à l’émergence de tels dispositifs mémoires résistives en matrices passives à deux terminaux est l’existence d’importants courants de fuites (ou sneak paths) venant perturber l’adressage individuel de chaque point de la matrice. Les dispositifs complementary resistive switching (CRS), consistant en deux dispositifs OxRRAM agencés dos à dos, constituent une solution performante à ces courants de fuites et sont facilement intégrables dans le back-end-of-line (BEOL) de la technologie CMOS. Cette thèse a permis d’apporter la preuve de concept de la fabrication et de l’intégration de dispositifs CRS de façon 3D monolithique dans le BEOL du CMOS. / In our digital era, management, manipulation and data storage are real challenges. To support this reality the need for more efficient, less energy and money consuming memory technologies is drastically increasing. Among those emerging memory technologies we find the oxide resistive memory technology (OxRRAM), where the information is stored as the electrical resistance of a switching oxide in sandwich between two metallic electrodes. Resistive memories are really interested if used inside passive memory matrix. However the main drawback of this architecture remains related to sneak path currents occurring when addressing any point in the passive matrix. To face this problem complementary resistive switching devices (CRS), consisting in two OxRRAM back to back, have been proposed as efficient and costless BEOL CMOS compatible solution. This thesis brought the proof of concept of fabrication and 3D monolithic integration of CRS devices in CMOS BEOL.