Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

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Ces travaux de thèse proposent une approche de réalisation d'intégration d'isolation galvanique optique plus performante entre la partie de commande éloignée et la partie de puissance d'un convertisseur d'énergie. Ce mémoire de thèse est composé de trois chapitres. Après une étude bibliographique et un positionnement de l'approche dans le premier chapitre, la conception de la puce de commande, les différentes fonctions développées seront vus en détail, et les résultats pratiques et les performances des réalisations effectuées seront présentés, avec plusieurs études de photodétecteurs et circuits de traitement intégrés en technologie CMOS. Dans le dernier chapitre de la thèse, un autre aspect sera abordé, en intégrant une alimentation flottante isolée générée par voie optique. Les avantages résultant de cette approche seront également discutés. Les puces de commande sont fabriquées en technologie CMOS standard C35 AMS pour les premiers prototypes et transférées en technologie CMOS SOI Xfab 018 afin de tester nos fonctions à haute température. La mise en œuvre du circuit de commande par voie optique dans un convertisseur de puissance sera réalisée afin de valider le fonctionnement de notre « gate driver ». / This works proposes an approach of optical galvanic isolation between the control parts on one side and the power transistors and their associated drivers on the other side. This thesis consists of three chapters. After a literature review and the proposition of our approach in the first chapter, the design of the control chip and the different developed functions will be seen in detail in the second chapter. The practical results and performance achievements will be presented with several integrated photodetectors and signal processing circuit in CMOS technology. In the last chapter of the thesis, an integrated optically floating power supply will be investigated. The benefits of this approach will be discussed. These fabricated chips are manufactured in standard CMOS AMS C35 technology for first prototypes and transferred in SOI Xfab 018 CMOS technology to test these functions at high temperature. The implementation of the optically control circuit in a power converter will be presented to validate the operation of our "gate driver".

Following the intensive development of isolated (i.e., not coupled with on-chip waveguide) vertically rolled-up microtube ring resonators (VRU-MRRs) for both active and passive applications, a variety of microtube-based devices has been realized. These include microcavity lasers, optical sensors, directional couplers, and active elements in lab-on-a-chip devices. To provide more advanced and complex functionality, the focus of tubular geometry research is now shifting toward (i) refined vertical light transfer in 3D stacks of multiple photonic layers and (ii) to make microfluidic cooling system in the integrated optoelectronic system. Based on this motivation, this PhD research is devoted to the demonstration and the implementation of monolithic integration of VRU-MRRs with photonic waveguides for 3D photonic integration and their optofluidic applications. Prior to integration, high-quality isolated VRU-MRRs on the flat Si substrate are firstly fabricated by the controlled release of differentially strained titanium-dioxide (TiO2) bilayered nanomembranes. The fabricated microtubes support resonance modes for both telecom and visible photonics. The outcome of the isolated VRU-MRRs is a record high Q (≈3.8×10^3) in the telecom wavelength range with optimum tapered optical fiber resonator interaction. To further study the optical modes in the visible and near infrared spectral range, μPL spectroscopy is performed on the isolated VRU-MRRs, which are activated by entrapping various sizes of luminescent nanoparticles (NPs) within the windings of rolled-up nanomembranes based on a flexible, robust and economical method. Moreover, it is realized for the first time, in addition to serving as light sources that NPs-aggregated in isolated VRU-MRRs can produce an optical potential well that can be used to trap optical resonant modes. After achieving all the required parameters for creating a high-quality TiO2 VRU-MRR, the monolithic integration of VRU-MRRs with Si nanophotonic waveguides is experimentally demonstrated, exhibiting a significant step toward 3D photonic integration. The on-chip integration is realized by rolling up 2D pre-strained TiO2 nanomembranes into 3D VRU-MRRs on a microchip which seamlessly expanded over several integrated waveguides. In this intriguing vertical transmission configuration, resonant filtering of optical signals at telecom wavelengths is demonstrated based on ultra-smooth and subwavelength thick-walled VRU-MRRs. Finally, to illustrate the usefulness of the fully integrated VRU-MRRs with photonic waveguides, optofluidic functionalities of the integrated system is investigated. In this work, two methods are performed to explore optofluidic applications of the integrated system. First, the hollow core of an integrated VRU-MRR is uniquely filled with a liquid solution (purified water) by setting one end of the VRU-MRRs in contact with a droplet placed onto the photonic chip via a glass capillary. Second, the outside of an integrated VRU-MRR is fully covered with a big droplet of liquid. Both techniques lead to a significant shift in the WGMs (Δλ≈46 nm). A maximum sensitivity of 140 nm/refractive index unit, is achieved. The achievements of this PhD research open up fascinating opportunities for the realization of massively parallel optofluidic microsystems with more functionality and flexibility for analysis of biomaterials in lab-on-a-tube systems on single chips. It also demonstrates 3D photonic integration in which optical interconnects between multiple photonic layers are required.

Ce document présente les travaux de thèse ayant pour objet la recherche et développement d’une technologie co-intégrée HEMT GaN normale-on/normally-off compatible avec les matériaux et procédés technologiques de la technologie normally-on hyperfréquence. Un exposé théorique et une revue de l’état de l’art permettent d’abord d’entrevoir les différentes solutions technologiques qui s’offrent à nous, tout en affirmant et en précisant les applications visées. Différentes briques technologiques sont ensuite développées pour la fabrication de MOS-HEMTs GaN à recess de grille sur des épi-structures à barrière AlGaN ou (Ga)InAlN dédiées aux applications hyperfréquences. Nous insistons sur la possibilité d’intégrer les 2 fonctionnalités normally-off et normally-on de manière monolithique. Les échantillons ainsi réalisés sont ensuite caractérisés électriquement de manière conventionnelle, mais aussi en utilisant des techniques avancées de spectroscopie de pièges comme les paramètres S à basse fréquence et la mesure du transitoire de RON. Bien que certains phénomènes de piègeage dans l’oxyde de grille soient mis en évidence, les résultats sont très satisfaisants : des composants normally-off sont obtenus pour les 2 structures, et les performances sont au niveau de l’état de l’art mondial, avec plusieurs pistes d’amélioration en perspective. / This document reports on research and development efforts towards a normally-on/normally-off integrated GaN HEMT technology that remains compatible with the material and processing dedicated to normally-on microwave devices. Following several theoretical considerations, the state-of-the-art is presented, which gives a perspective on the available technological solutions and helps define the specifications and the targeted applications. The development and optimization of new process steps enables the fabrication of gate-recessed MOS-HEMTs on epi-structures with AlGaN or (Ga)InAlN barrier, monolithically integrable with normally-on transistors. The samples are electrically characterized by means of standard measurements and more advanced trap spectroscopy techniques such as low-frequency S-parameters or RON transient monitoring. In spite of oxide-related trapping phenomena, the results are very promising: normally-off devices are obtained for both structures, and the performances are in line with literature accounts while identified possible improvements can be explored.

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L’avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l’approche 3DVLSI, est l’amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu’elle permet des interconnexions plus courtes et qu’elle offre a un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d’augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l’évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux. / 3DVLSI integration, also known as monolithic or sequential integration is presented and evaluated in this thesis as a potential contender to continue the scaling for CMOS logic circuits. The main advantage of this technology compared to the already existing 3D parallel integration is its high alignment among tiers, enabling small size and pitch with the inter-tier contacts (3DCO). Another great 3DVLSI feature is its improved capability to place and route circuits, compared to the planar approach: the interconnections can be shorter as the design has an additional degree of freedom in the Z direction. For instance, long wires in planar circuits can cut thanks to 3DCO contacts, lowering the interconnection parasitic elements and speeding up the circuit as well as reducing the power. In this framework, the thesis has been divided into two parts: the first part is dedicated to the evaluation of Performance, Power and Area (PPA) of 3D circuits and gives design guidelines. The second part treats the variability in 3D circuits by using a 3D unified statistical model and propose an approach for the multi-tier variability.

Les travaux présentés dans ce manuscrit traite de l'intégration monolithiqued'une unité d'isolement galvanique optique à l'intérieur de la structure d'un transistor depuissance vertical à ffet de champ 600V. L'unité d'isolement galvanique optique est unphotodétecteur qui est responsable du transfert du signal de commande de parti une unitéde commande externe à le transistor de puissance. L'énergie nécessaire pour commuter ledispositif de puissance est fournie au moyen d'un TIA, suivie d'une commande de grille.Le mémoire de thèse se structure en quatre chapitres équivalents: Introduction et motivation:l'isolement glavanic intégrée pour les dispositifs de puissance, photodiodes intégréscompatibles (JVP) pour les interrupteurs de puissance: Modélisation et conception, IPDfabrication et la caractérisation, et les conclusions et les travaux futurs. Les résultats de cestravaux de recherche sont intéressants pour un large spectre d'applications, spécialementpour les fonctions d'alimentation entièrement intégrés avec et coût de fabrication réduitet des solutions fiables, de haut niveau galvaniques isolement qui sont compacts et rentable. / The work presented in this PhD manuscript deals with the monolithic integrationof an optical galvanic isolation unit within the vertical FET structure of a 600Vpower transistor. The optical galvanic isolation unit is a photodetector that is responsiblefor transferring the gating information signal from an external control unit to the powerswitch. The necessary energy to switch the power device is provided by means of a TIAfollowed by a gate driver. This document has four chapters: introduction and motivation:Integrated glavanic isolation for power devices, Compatible integrated phootdiodes (IPDs)for power switches: Modeling and design, IPD fabrication and characterization, and conclusionsand future work. The results of this research work are interesting for a wide rangeof applications specially as the power electronic community strives for a fully integratedpower function with lower implementation costs and reliable, high level galvanic isolationsolutions that are compact and cost effective.

Dans un contexte où les limites intrinsèques des matériaux classiques de l’industrie CMOS sont en passe d’être atteintes du fait de la forte miniaturisation des composants, le développement de la microélectronique requiert la définition de nouvelles solutions pour combiner sur un même substrat (le silicium) des matériaux différents aux propriétés physiques variées. Ceci devrait permettre d’intégrer sur silicium des fonctionnalités nouvelles. Parmi les matériaux d’intérêt, les oxydes fonctionnels de la famille des pérovskites offrent une large gamme de propriétés et attirent donc une attention particulière. D’autre part, la recherche se porte aussi sur les semi-conducteurs de la classe III-V et le Ge pour leurs propriétés optiques ou de transport de charges. Cependant, la grande hétérogénéité chimique et cristallographique entre ces matériaux rend leur association sur silicium par voie épitaxiale particulièrement délicate. Dans ce contexte, ce travail de thèse consiste en une étude approfondie de l’interface Ge sur SrTiO3et des mécanismes à l’origine des modes d’accommodation et de croissance du semi-conducteur sur le substrat pérovskite. Les échantillons, fabriqués par épitaxie par jets moléculaires, ont été étudiés par caractérisations in situ, au synchrotron, diffraction de rayons X en incidence rasante et spectroscopie de photoémission. Des images de microscopie électronique en transmission sont venues compléter cette étude. La combinaison de ces résultats a permis de comprendre et de décrire deux aspects spécifiques des systèmes III-V et Ge sur SrTiO3. Le mode de croissance Volmer-Weber et la compétition entre les orientations cristallines(001) et (111) du Ge sont décrits dans une première partie. La relation d’épitaxie de Ge/SrTiO3est identifiée et l’influence des énergies d’adhésion et de surface libre du semi-conducteur sur sa croissance est élucidée. Dans une deuxième partie, le mode d’accommodation du Ge est plus spécifiquement étudié. La mise en place d’un réseau de dislocations d’interface est observée expérimentalement et analysée à l’aide d’un modèle numérique. Ce travail de thèse a permis de discuter de l’interface d’un système épitaxié très hétérogène et il ouvre des perspectives intéressantes, liées aux spécificités de l’accommodation aux interfaces semi-conducteurs/oxydes, pour l’intégration monolithique de Ge et de III-V sur des substrats d’oxydes/Si. / With the recent developments of the microelectronic industry, the intrinsic limits of the classical CMOS materials are being reached because of the strong miniaturization. Thus, the microelectronic industry is waiting for new solutions for combining, on the same substrate (silicon), different materials with various physical properties in the framework of integrating new functionalities on silicon. Research is now focusing on perovskite oxides because of the very wide range of properties they are offering (electronic, magnetic, etc.), but also on III-V semiconductors for the development of integrated photonic devices and on Ge for its electronic transport properties. However, combining these materials is challenging due to their strong chemical and crystallographic heterogeneity. Thus, this thesis focuses on the Ge/SrTiO3 system. The accommodation mode and growth mechanism have been studied by in situ, synchrotron-based, characterization methods like grazing incidence X-ray scattering and X-ray photoemission spectroscopy. The samples were prepared by molecular beam epitaxy. Transmission electron microscopy images complemented the study. The combination of these results have allowed for highlighting two specificities of the III-V or Ge/SrTiO3epitaxial systems. In a first chapter, the Volmer-Weber growth mode and a competition between (001)and (111)-oriented Ge islands is described. Epitaxial relationship between Ge and SrTiO3, chemical bonds at the interface and influence of adhesion and surface energies on the growth mode are described. In a second part, the specific accommodation mode of the Ge/SrTiO3 interface is studied. The development of a misfit dislocation network during the growth is experimentally observed and analyzed on the basis of a numerical model of the interface. This work provides state of the art understanding of the interface of weakly bonded epitaxial systems and opens interesting perspectives, especially related to the accommodation mode of semiconductors/oxides interfaces, for the monolithic integration of III-V or Ge on oxides/Si substrates.

L’intégration monolithique hétérogène de composants III-N sur silicium (Si) offre de nombreuses possibilités en termes d’applications. Cependant, gérer l’hétéroépitaxie de matériaux à paramètres de maille et coefficients de dilatation très différents, tout en évitant les contaminations, et concilier des températures optimales de procédé parfois très éloignées requière inévitablement certains compromis. Dans ce contexte, nous avons cherché à intégrer des transistors à haute mobilité électronique (HEMT) à base de nitrure de Gallium (GaN) sur substrat Si par épitaxie sous jets moléculaires (EJM) en vue de réaliser des circuits monolithiques GaN sur CMOS Si. / The monolithic integration of heterogeneous devices and materials such as III-N compounds with silicon (Si) CMOS technology paves the way for new circuits applications and capabilities for both technologies. However, the heteroepitaxy of such materials on Si can be challenging due to very different lattice parameters and thermal expansion coefficients. In addition, contamination issues and thermal budget constraints on CMOS technology may prevent the use of standard process parameters and require various manufacturing trade-offs. In this context, we have investigated the integration of GaN-based high electron mobility transistors (HEMTs) on Si substrates in view of the monolithic integration of GaN on CMOS circuits.