The objective of this research is to optimize silicon-germanium (SiGe) heterojunction bipolar transistor (HBT) BiCMOS analog circuit building blocks for operation in extreme environments utilizing design techniques. First, negative feedback effects on single-event transient (SET) in SiGe HBT analog circuits were investigated. In order to study the role of internal and external negative feedback effects on SET in circuits, two different types of current mirrors (a basic common-emitter current mirror and a Wilson current mirror) were fabricated using a SiGe HBT BiCMOS technology and exposed to laser-induced single events. The SET measurements were performed at the U.S. Naval Research Laboratory using a two-photon absorption (TPA) pulsed laser. The measured data showed that negative feedback improved SET response in the analog circuits; the highest peak output transient current was reduced by more than 50%, and the settling time of the output current upon a TPA laser strike was shortened with negative feedback. This proven negative feedback radiation hardening technique was applied later in the high-speed 5-bit flash analog-to-digital converter (ADC) for receiver chains of radar systems to improve SET response of the system.

Ce travail porte sur la conception d'un amplificateur de puissance à 79 GHz et la co-intégration de l'amplificateur de puissance et l'antenne en technologie silicium SiGe. L'objectif de la thèse est de développer un module radiofréquence à l'émission pour des applications radar à 79 GHz. Ce module sera composé d'un amplificateur de puissance, d'une antenne et du circuit d'adaptation PA/Antenne. L'inter-étage entre le PA et l'antenne est une source supplémentaire d'atténuation du signal, d'autant plus rédhibitoire en technologie intégrée pour des fréquences aussi élevées. En réalisant une conception commune, ou codesign, de l'antenne et de l'amplificateur de puissance (PA), nous pouvons, à terme, nous affranchir du traditionnel inter-étage d'adaptation d'impédance entre ces deux blocs. Plus précisément, il convient de dimensionner l'antenne afin qu'elle présente a la sortie du PA l'impédance optimale que requiert son rendement en puissance maximum.

A caracterização do strain (deformação) em estruturas cristalinas em filmes finos semicondutores apresenta importantes aplicações tecnológicas, como por exemplo: a formação de defeitos, modificação da estrutura das bandas de condução e valência, e consequentemente modificando a mobilidade de portadores no material. Técnicas de espalhamento com íons de H e He têm sido amplamente empregadas para determinar a deformação, visto que mudanças na canalização ou nas direções de bloqueio podem ser facilmente relacionadas com as deformações no parâmetro de rede. Um novo método, chamado de cartografia-MEIS, é utilizado para determinar a intensidade da deformação estrutural em uma rede cristalográfica. A partir desta técnica, a projeção estereográfica de um único cristal pode ser medida com uma técnica MEIS padrão para um determinado elemento atômico e determinada profundidade. Aqui demonstramos que esta técnica pode ser expandida para caracterizar heteroestruturas SiGe tensas com alta precisão. Em nosso método, não só as principais direções cristalinas são analisados, mas também os índices mais elevados. O método também proporciona sensibilidade elementar com resolução de profundidade e pode ser utilizado em materiais nanoestruturados. A determinação da deformação baseia-se na posição das muitas linhas de bloqueio, ao contrário dos métodos tradicionais, onde duas direções são utilizados. Nós também fornecemos um método para determinar o melhor ajuste nos dados para a deformação na rede, verificando estes resultados a partir de simulações de Monte-Carlo. / The characterization of the strain in the crystal structures of thin semiconductor films has important technological applications such as, for example, the formation of defects, changes in the structure of the conduction and valence bands, and therefore modifying the mobility of carriers in the material. Scattering techniques with H and He ions have been widely used to determine the deformation, as changes in drains or the blocking directions can be easily related to the deformation of the lattice parameter. A new method, called cartography-MEIS, is used to determine the intensity of the structural deformation in a crystallographic structure. From this technique, the stereographic projection of a single crystal can be measured with a standard MEIS technique for a particular atomic element and given depth. Here we demonstrate that this technique can be expanded to characterize strained SiGe heterostructures with high accuracy. In our method, not only the main crystalline directions are analyzed but also the higher index ones. The method also provides elemental sensitivity with depth resolution and can be used in nano-structured materials. The determination of the strain is based on the position of the many blocking lines contrary to the traditional methods where two directions are used. We also provide a method to determine the lattice deformation fitting the data best and checked it against full Monte-Carlo simulations.

Na década de 90, os Sistemas ERP (Enterprise Resource Planning) alcançaram larga utilização, principalmente em empresas de grande porte, devido ao seu elevado custo. Em contrapartida, o interesse por sistemas livres data dos primeiros softwares desenvolvidos para computadores na década de 60 e 70 até os dias atuais com sistemas empresariais como os sistemas ERP. O problema desta pesquisa encontra-se em como adotar, selecionar e implementar um ERP livre. Assim, o objetivo deste trabalho é compreender e avaliar o processo de adoção, seleção e implementação de ERP livre. Para esta finalidade, o trabalho é dividido em duas partes: a parte inicial, baseada na pesquisa bibliográfica, apresenta como 3 capítulos iniciais a Introdução, Fundamentação Teórica e Metodologia. A parte final que apresenta a contribuição desta pesquisa, composta dos capítulos Modelo Inicial, Trabalho de Campo, Modelo Final e Conclusão. As contribuições do trabalho iniciam-se com a proposição pelo autor de um modelo inicial de ciclo de vida de ERP abrangendo estes processos considerando não haver distinções entre o modelo para um ERP proprietário ou livre. Refina-se este modelo inicial através da aplicação do método de pesquisa-ação em um trabalho de campo com a implantação de um ERP livre em uma organização brasileira. Como resultado deste trabalho obteve-se um modelo final de ciclo de vida de ERP independente do mesmo ser desenvolvido na forma de software livre ou proprietário. Identificaram-se também as diferenças nos processos de adoção, seleção e implementação entre ERP proprietário e livre. Encontraram-se conclusões que suportam as empresas a considerar ou não a inclusão do ERP livre nos processos de adoção, seleção e implementação. / In the 90s, the ERP systems (Enterprise Resource Planning) have achieved wide use, especially in large-sized companies because of its high cost. By contrast, interest in free systems date of the first software designed for computers in the 60s and 70s until the present day with enterprise systems such as ERP systems. The problem of this research is on how to adopt, select and implement an ERP free. The objective of this work is to understand and evaluate the process of adoption, selection and implementation of ERP free. To this, work has two parts: the initial part, based on bibliographic research has 3 chapters: initial introduction, theoretical fundaments and methodology. The final part shows the contribution of this research composed of chapters: Initial Model, Work of Field and Final Model. Finally, present the conclusion. The contributions of work begin with the proposition by the author of an original model of the life cycle of ERP covering these processes considering no distinctions between the proprietary and free ERP. Initial model was refined using the method of action research with the adoption, selection and implementation of a free ERP in a Brazilian company. As result of this study, published a final model of the life cycle of ERP independent of development form (free or proprietary). Was identified also the differences between free and proprietary ERP in adoption, selection and implementation process. We found conclusions that support companies to consider whether or not the inclusion of ERP free in cases of adoption, selection and implementation.

Ce travail de thèse a pour but de contribuer au développement d'outils numériques pour la simulation de dispositifs avancés à base de matériaux alternatifs au Si : l’InGaAs et le SiGe. C'est un travail de collaboration entre l'industrie (STMicroelectronics à Crolles) et des instituts de recherche (le CEA à Grenoble et l'IEMN à Lille). La modélisation de dispositifs MOSFET avancés pour des applications de basse puissance est étudiée, grâce à des outils prédictifs, mais efficaces et peu coûteux numériquement, qui peuvent être compatibles avec un environnement industriel. L’étude porte sur différents aspects, tels que i) les propriétés électroniques des matériaux massifs et des nanostructures, avec des outils allant de la méthode des liaisons fortes et des pseudo-potentiels empiriques, à la masse effective ; ii) les propriétés électrostatiques des capacités III-V ; iii) les propriétés de transport (mobilité effective à faible champ et vitesse de saturation) dans les films minces et les nanofils ; iv) la simulation de dispositifs conventionnels planaires FDSOI 14nm en régime linéaire et saturé. Ce travail fait usage d'une large variété d'approches et de modèles différents. Des outils basés sur une approche physique sont développés, permettant d'améliorer la capacité prédictive des modèles TCAD conventionnels, pour la modélisation des dispositifs nanoscopiques à courte longueur de grille et à base de matériaux SiGe ou InGaAs. / This PhD work aims at contributing to the development of numerical tools for advanced device simulation including alternative materials (InGaAs and SiGe). It is a collaboration work, between the industry (STMicroelectronics--Crolles) and research institutes (CEA--Grenoble and IEMN--Lille). The modeling of advanced low-power MOSFET devices is investigated with predictive, but efficient tools, that can be compatibles with an industrial TCAD framework. The study includes different aspects, such as: i) the electronic properties of bulk materials and nanostructures, with tools ranging from atomistic tight-binding and empirical pseudo-potential to effective mass model; ii) the electrostatic properties of III-V Ultra-Thin Body and bulk MOSCAPs; iii) the transport properties (low-field effective mobility and saturation velocity) of thin films and nanowires; iv) the simulation of template 14nm FDSOI devices in linear and saturation regime. This work makes use of a broad variety of approaches, models and techniques. Physical-based tools are developed, allowing to improve the predictive power of TCAD models for advanced devices with short-channel length and alternative channel materials.

Les structurations de la matière à l'échelle nanométrique ont ouvert de larges champs d'étude. L'analyse des propriétés structurales des nanostructures, de leur degré d'organisation ainsi que leur influence sur les propriétés électroniques représentent actuellement un défi de première importance. Pour accéder à ces informations, il est souvent nécessaire de faire appel à un ensemble de techniques expérimentales et numériques souvent complexes dans leur mise en oeuvre. Dans cette contribution, nous étudions l'organisation et le confinement électronique dans des multiplans de boîtes quantiques, en nous appuyant à la fois sur une étude expérimentale et un travail de modélisation. Les interférences Raman, observées dans la gamme des phonons acoustiques, résultent de l'interaction entre ces derniers et les états électroniques localisés dans les nanostructures. Parce qu'ils explorent une gamme allant de quelques nanomètres à plusieurs centaines de nanomètres, les phonons acoustiques représentent une sonde particulièrement efficace pour l'étude des nanosystèmes. Les interférences Raman utilisent leur sensibilité pour la mesure des propriétés structurales et électroniques. Elles permettent de mesurer les effets de corrélation verticale et latérale dans les multiplans de boîtes quantiques. Nous avons développé un modèle général dont le domaine d'application s'étend des systèmes contenant quelques plans au super-réseaux. En utilisant l'analyse de Fourier des interférences, on détermine la fonction d'auto-corrélation de la densité de probabilité électronique selon l'axe de croissance. Sensible à la taille et à la forme de la densité électronique, les interférences Raman ouvrent la voie à une imagerie optique de la densité électronique.

<br><li>Introduction</li> <br> La réduction des dimensions des composants microélectroniques a été le principal moteur pour l'amélioration des performances, en particulier l'augmentation de la vitesse de commutation et la réduction de la consommation. Actuellement les technologies dites 32 nm sont utilisées dans la production de masse. D'après la loi de Moore, des longueurs de grille de quelques nanomètres, qui représentent une limitation physique pour les transistors MOS, devraient être utilisées dans quelques années. Cependant la simple réduction des dimensions est actuellement en train d'atteindre ses limites car elle soulève divers problèmes.<br> - La fabrication devient plus difficile. Par exemple, les circuits deviennent plus denses et plus complexes. Des difficultés apparaissent pour la lithographie, les interconnexions et les procédés de fabrication.<br> - Dans les transistors à canal long, les équipotentielles sont parallèles à la grille de sorte que le canal est confiné de façon efficace à l'interface. Quand la longueur de grille décroît, la distribution du potentiel est modifiée. Les équipotentielles se déforment en direction du substrat de sorte que le canal n'est plus contrôlé uniquement par la grille. Ce phénomène est à l'origine des effets de canal courts qui se traduisent par le décalage de la tension de seuil, une réduction de la barrière de potentiel source-canal sous l'effet de la tension de drain (DIBL), un percement éventuel, des effets de transport non stationnaire ou de saturation de la vitesse, des effets de porteurs chuads, etc. De ce fait, un changement de perspective est nécessaire pour poursuivre l'augmentation de la densité d'intégration et l'amélioration des performances anticipées par la loi de Moore. De nouveaux concepts sont nécessaires. Ils peuvent être classés de la façon suivante: empilement de grille, substrats silicium sur isolant (SOI), et ingénierie du canal. Sous cette dernière dénomination, nous incluons l'architecture du canal, le choix du matériau et l'ingénierie de la contrainte mécanique.<br> - L'épaisseur de l'oxyde de grille doit décroître pour maintenir un champ électrique suffisant à l'interface. En 2009, la feuille de route ITRS prévoyait à terme une épaisseur effective d'oxyde inférieure à 1 nm. A cette épaisseur, l'oxyde de silicium SiO2 n'assure plus une isolation suffisante et une fuite de grille apparaît par couplage quantique entre la grille et le canal. SiO2 doit donc être remplacé par un diélectrique à plus haute permittivité (diélectrique dit high-k). Par exemple, avec une épaisseur physique de 5nm, un diélectrique dont la permittivité relative vaut 20 peut remplacer 1 nm de SiO2. L'augmentation de l'épaisseur de diélectrique permet alors d'éviter les fuites par effet tunnel à travers la grille. Cependant, ces diélectriques peuvent sont fréquemment sujets à un piégeage du niveau de Fermi à l'interface avec le métal de grille. Intrinsèquement, ils génèrent également des phonons optiques de faible énergie qui peuvent interagir avec les électrons du canal. Avec une grille métallique la forte concentration d'électrons peut cependant écranter ces vibrations dipolaires. Enfin, les tensions de seuil du PMOS et du NMOS dépendent directement des travaux de sortie des matériaux utilisés pour la grille et le choix de l'empilement high-k/métal doit donc être fait en intégrant cette contrainte.<br> - Les substrats SOI sont constitués d'un film de silicium (body), séparé du substrat proprement dit par une couche enterrée de silice (BOX). Les composants sont isolés verticalement ce qui assure un premier niveau de protection contre certains effets parasites qui peuvent apparaître dans les substrats massifs, tels que courant de fuite par le substrat, photo-courant ou déclenchement parasite (latch-up) sous irradiation. L'utilisation d'un substrat SOI permet également de réduire la profondeur des jonctions, le courant de fuite et la capacité de jonction. Selon leur épaisseur, les substrats SOI sont de deux types: partiellement désertés (PD-SOI) ou totalement désertés (FD-SOI). <br> Les substrats PD-SOI utilisent un film silicium relativement épais (tSi > 45 nm). La charge de déplétion sous le canal ne s'étend pas jusqu'au BOX de sorte qu'une partie du film reste neutre et peut collecter les porteurs majoritaires. Si un contact supplémentaire n'est pas introduit pour les évacuer, ce type de substrat est sujet aux effets de body flottant. En effet, lorsqu'un mécanisme tel que l'ionisation par impact génère des porteurs majoritaires, ces derniers sont susceptibles de s'accumuler dans la zone neutre du body et d'induire une polarisation parasite de la jonction source qui provoque l'injection d'un courant en excès, une variation transitoire de la tension de seuil et du potentiel de body. Les substrats FD-SOI on tune épaisseur de silicium plus faible, typiquement inférieure à 20 nm. De ce fait, le film est entièrement déserté et la charge de déplétion est constante. L'excellent couplage entre la grille et le canal améliore els performances en termes de courant de drain, de pente sous le seuil et de temps de réponse à une variation de commande de grille. L'utilisation du substrat comme grille arrière est également plus efficace que pour les substrats PD-SOI. Cette propriété peut par exemple être utilisée pour contrôler électriquement la tension de seuil. Les effets de body flottant sont fortement réduits. La faible épaisseur du body et son isolation thermique par le BOX peuvent toutefois conduire à un auto-échauffement du composant et à un couplage éventuel entre les défauts des deux interfaces. Malgré ces quelques inconvénients, la technologie SOI apporte toutefois un net bénéfice en termes de performances.<br> - L'immunité aux effets de canal court peut être encore améliorée par rapport à celle des composants planaires grâce à l'utilisation de structures à grilles multiples qui renforcent le contrôle électrostatique du canal. Intel a annoncé récemment que sa prochaine génération de microprocesseurs, dénommée Ivy Bridge, utilisera une technologie 22 nm en remplacement de la technologie 32 nm de Sandy Bridge. Ivy Bridge utilisera des transistors de type Tri-gate FinFET pour éviter les effets de canal court. Cette architecture rend possible la réduction des dimensions du transistor, et en conséquence une réduction de la consommation et une augmentation de la fréquence d'horloge. Intel prévoit que cette technologie FinFET 22 nm sera 37% plus rapide et économisera 50% de la puissance active par rapport à la technologie 32 nm actuelle. Au-delà, les architectures à grille complètement enrobante (GAA, pour Gate-All-Around) constituent l'architecture optimale en termes de contrôle électrostatique du canal. Ce sont des architectures 3D dans lesquelles la grille entoure complètement le canal. Pour les sections les plus faibles, le canal tend vers une structure de nanofil pseudo-1D. On parle alors de NW-FET (Nanowire FET). <br> <br> <li> Le transistor FinFET - Influence de la rugosité de surface</li> <br> Pour résumer ce qui vient d'être dit, la première amélioration qui peut être apportée pour repousser l'apparition des effets de canal court, et permettre ainsi une réduction des dimensions, consiste à réduire l'épaisseur du body en utilisant un substrat FD-SOI. Le contrôle électrostatique est encore amélioré grâce à l'utilisation de grilles multiples, ce qui permet de relâcher un peu les contraintes sur les épaisseurs de diélectrique de grille et du body, réduisant de ce fait le risque de dispersion technologique. Les premières mises en œuvre industrielles utilisent l'architecture FinFET. Outre son excellente résistance aux effets de canal court, celle-ci présente l'atout de ne pas nécessiter de prise de contact enterrée. Dans le FinFET, la largeur de l'aileron joue le même rôle que l'épaisseur du body et son ajustement permet d'obtenir une pente sous le seuil élevée, un coefficient de body faible et une vitesse de commutation élevée, ce qui le rend très attractif. Certaines étapes de fabrication restent toutefois délicates. C'est le cas de la structuration des ailerons. Par exemple, le parfait contrôle de la largeur des ailerons et de la forme des flancs qui doivent être parfaitement verticaux impose de faire appel à une gravure ionique réactive (RIE). Ce n'est pas gênant pour la face supérieure de l'aileron, qui est protégée par un masque dur, mais cela peut dégrader les faces verticales et les rendre rugueuses. Or l'interaction avec la rugosité de surface est le mécanisme principal qui limite la mobilité des porteurs en forte inversion. Il y a donc un risque de dégrader les propriétés de transport et, dans le pire des cas, de réduire le courant Ion en régime passant. C'est ce que nous avons voulu étudier. Comme la rugosité a un impact direct sur le transport, elle peut en principe être extraite d'une analyse détaillée de la mobilité. Ceci permet d'obtenir une information directe sur l'état des interfaces dans le transistor réel, information précieuse pour guider l'optimisation technologique. Nous présentons ici une méthode expérimentale qui fournit une évaluation quantitative de la contribution de la rugosité. Elle est basée sur une analyse détaillée de l'influence de la largeur de l'aileron sur les caractéristiques électriques en fonction de la polarisation de grille et de la température. Les FinFETs utilisés pour cette étude ont été fabriqués par l'IMEC (Leuven) sur substrat SOI, avec une épaisseur de BOX de 145 nm. Ils n'utilisent pas de technique de contrainte mécanique intentionnelle. Le canal est non dopé, avec une concentration résiduelle de bore de 10^15 cm^-3, de façon à éviter les interactions avec les impuretés ionisées et à atteindre une mobilité plus élevée. Le diélectrique de grille, HfSiON, est déposé par MOCVD, pour une épaisseur équivalente d'oxyde de 1.7 nm. Une couche de TiN, déposée par PVD est utilisée comme métal de grille. Elle est recouverte de 100 nm de silicium polycristallin. Les plots de source et de drain sont fortement dopés, à 2x10^20 cm^-3, et sont séparés de la grille de 0.2 µm. La zone d'accès sous les espaceurs verticaux est longue de 50 nm, avec un dopage de 5x10^19 cm-3. La hauteur de l'aileron est constante sur la plaque, avec une valeur de 65 nm, et le masque intègre des transistors de largeur d'aileron variable de 10 nm à 10 µm. Notez que la pente des courbes ID-VG, la transconductance, est nettement plus faible à 77 K qu'à température ambiante. Dans les transistors NMOS, le courant de drain décroît même à forte tension de grille (au dessus de 1.3 V). Il est possible de décorréler les composantes associées à la surface supérieure et aux flancs de l'aileron en analysant la variation du courant avec la largeur Wfin de l'aileron. On obtient une variation linéaire dont l'extrapolation à largeur nulle fournit la composante IDside du courant associée aux parois latérales, avec une largeur de grille équivalente égale à 2xHfin. Ce courant ne représente bien entendu pas le courant qui circulerait dans un aileron de largeur nulle, mais la composante du courant qui circule le long des flancs dans les ailerons de largeur suffisante pour que les effets de couplages entre faces soient négligeables. Le courant qui circule le long de la face supérieure de l'aileron est obtenu par différence de IDside avec le courant total. Pour analyser ces courbes il faut se rappeler des caractéristiques des principaux processus d'interaction qui sont susceptibles de limiter la mobilité: les interactions Coulombiennes sont d'autant plus efficaces qu'on est en plus faible inversion, elles sont écrantées en forte inversion et varient peu avec la température ; l'interaction avec les phonons décroît fortement quand la température décroît, du fait du gel des phonons ; enfin, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction en forte inversion, du fait de sa variation en carré du champ effectif Eeff, elle dépend peu de la température. On retrouve ces différents comportements sur les courbes mesurées. On observe en premier lieu que les courbes µeff(Ninv) présentent en faible inversion une pente positive caractéristique d'une interaction Coulombienne. Cette contribution Coulombienne est encore plus visible à basse température dans la mesure où elle devient le mécanisme d'interaction dominant du fait du gel des phonons. En forte inversion, l'interaction avec la rugosité de surface prend progressivement le pas sur les autres mécanismes d'interaction, du fait de sa variation en carré du champ effectif Eeff. Or en forte inversion (Ninv>5x10^12 cm^-2), on observe que la mobilité associée aux flancs décroît plus fortement que celle de la face supérieure, ce qui indiquerait donc que les flancs sont plus rugueux que la face supérieure. En ce qui concerne les flancs, l'analyse qualitative de ces courbes indique donc que la mobilité μeffside est dominée par la rugosité en forte inversion, tandis qu'en faible inversion on est en présence d'interactions avec les phonons et les impuretés Coulombiennes. En ce qui concerne la face supérieure, on observe un comportement général similaire mais μefftop reste sensible à la température même en forte inversion ce qui montre que l'interaction avec les phonons n'est pas complètement masquée par l'interaction avec la rugosité de surface ce qui correspondrait bien à une rugosité moindre pour la face supérieure. Cette différence de rugosité se traduit par une mobilité maximum plus faible sur les flancs (μeffside=600 cm2/Vs and μefftop=650 cm2/Vs at 77K). Dans PMOS, μeffside ne présente pas une aussi forte dégradation en forte inversion que pour les NMOS et elle reste sensible à la température, ce qui indique que la mobilité le long des flancs n'est pas autant dégradée par la rugosité dans le PMOS que dans le NMOS. Ceci ne signifie pas que les caractéristiques physiques de la rugosité sont différentes dans les deux types de composants. C'est son influence sur la mobilité qui est différente. Ce résultat est à rapprocher de résultats antérieurs obtenus dans des transistors sur substrat massif pour expliquer pourquoi les mobilités de trous et d'électrons présentent une dépendance différente avec le champ effectif dans le régime de forte inversion dominé par l'interaction avec la rugosité de surface. Il a été montré par simulation que cette différence de comportement pouvait s'expliquer en tenant compte du fait que, du fait de la différence des structures de bandes, le vecteur d'onde des trous à l'énergie de Fermi, kF, est plus grand pour les trous que pour les électrons, de sorte que les deux types de porteurs ne sont pas sensibles aux mêmes longueurs d'ondes dans la statistique de distribution spatiale de la rugosité. Afin de quantifier la contribution de l'interaction avec la rugosité de surface au courant pour les deux types d'interface, nous avons extrait directement le paramètre de dégradation de la mobilité par le champ effectif, θ2. Ce paramètre traduit le terme de dégradation de second degré, associé à la présence d'une rugosité de surface. Pour obtenir une information quantitative, il faut cependant le normaliser par rapport μ0. Il ne peut pas être utilisé directement car il dépend de la température alors que l'interaction avec la rugosité n'en dépend pas. Cette dépendance est en réalité un reflet de la dépendance en température de μ0. Le paramètre adéquat pour caractériser l'influence de la rugosité est donc θ2/μ0. Ce paramètre peut être également extrait directement de la dérivée par rapport à VG de l'inverse de la mobilité effective. Pour les NMOS, l'interaction avec la rugosité d'interface est environ trois fois plus élevée pour les flancs que pour la face supérieure. Cela correspond à une augmentation d'un facteur 1.7 du coefficient Δ*λ, où Δ est l'écart-type de la rugosité et λ la longueur d'auto-corrélation. Pour les PMOS, on n'observe pas de différence significative entre les valeurs de θ2/μ0 obtenues pour les flancs et pour la face supérieure. Ceci indiquerait que, comme pour les transistors sur substrat massif, les trous sont moins affectés par la rugosité d'interface ou, du moins, sont affectés par une rugosité à plus grande longueur d'onde pour laquelle le procédé RIE joue un rôle négligeable. Il n'en reste pas moins que la rugosité des flancs dégrade la mobilité des NMOS de façon significative, ce qui confère toute leur importance aux études menées actuellement pour améliorer la gravure et mettre au point des procédés de post-traitement. <br> <br> <li>MOSFET SiGe à nanofils: Interactions avec les phonons et les défauts Coulombiens</li> <br> Avec la technologie CMOS conventionnelle, les MOSFET de type P présentent une mobilité plus faible que les MOSFET de type N, du fait des différences dans les structures des bandes de valence et de conduction et, en particulier, des différences de masse effective, plus grande pour les trous que pour les électrons. L'ingénierie de la contrainte et l'utilisation de germanium ou d'alliages SiGe dans les PMOS permet de compenser ce handicap. L'application d'une contrainte mécanique se traduit par une modification de la masse effective et par une levée de dégénérescence des bandes de trous lourds et de trous légers. En particulier, l'application d'une contrainte compressive uniaxiale se traduit par une diminution de la masse effective des trous et par une réduction des interactions inter-vallées qui améliorent toutes deux la mobilité. Avec l'amélioration des technologies de fabrication des substrats SOI, il est désormais possible de réaliser des substrats de silicium contraint sur isolant (s-SOI, pour strained SOI). Ceux-ci sont obtenus en transférant sur isolant une couche de silicium contraint épitaxié sur un substrat SiGe relaxé. Le silicium ainsi transféré est en contrainte biaxiale en tension. L'amélioration de la mobilité des trous est moins importante que pour la contrainte uniaxiale et le décalage de tension de seuil est plus grand. Les PMOS SiGe à nanofils que nous avons caractérisés ont été fabriqués au CEA/LETI sur des substrats de type SOI d'orientation (100). Deux types de substrats ont été utilisés: un substrat standard et un substrat en tension biaxiale (1.3 GPa) qui ont été utilisés pour réaliser des nanofils SiGe respectivement en compression (sur substrat SOI) et non contraints (sur substrat s-SOI). Ils intègrent dans les deux cas une grille high-k/metal. Les détails du processus de fabrication sont décrits dans la référence. Les caractéristiques sont mesurées dans le régime linéaire de fonctionnement, avec une polarisation de drain VD faible, fixée à 10 mV, et pour une tension de grille variant de 0.3 V à 2 V. Ces mesures sont faites à température ambiante. On constate que les différentes structures présentent un bon contrôle de grille à l'exception notable des composants non contraints et courts pour lesquels la pente sous le seuil atteint 580 mV/dec. Les dispositifs longs présentent des pentes sous le seuil (SS) de 67 mV/dec et 65 mV/dec, donc proches de leur valeur idéale à cette température (60 mV/dec), pour les canaux non contraints et contraints. En revanche, la pente sous le seuil ne reste maîtrisée en canal court que dans le cas où SiGe est contraint en compression (100 mV/dec). Nous avons analysé également la dépendance en température de la tension de seuil Vth. La dérivée dVth/dT peut en effet être utilisée pour extraire le dopage moyen dans le canal. Nous en déduisons que le dopage moyen dans le canal des transistors à canal SiGe non contraint est environ 25 fois plus élevé que dans les transistors contraints en compression, bien que le procédé de fabrication soit identique. Les courbes µeff(Ninv) ainsi extraites ont été tracées, pour les transistors non contraints et contraints en compression, pour des canaux courts et longs, et pour des températures allant de 77 K à 300 K. Avec SiGe contraint, les transistors courts et longs se comportent de façon similaire, avec une augmentation de la mobilité à basse température. Ce comportement est typique d'un transport dominé par les phonons (gel des phonons à basse température). On retrouve ce comportement pour SiGe non contraint, mais seulement pour les canaux longs. Pour les canaux longs, on trouve que la mobilité est améliorée d'un facteur 3,5 environ pour les transistors à canal SiGe contraint en compression. Cette amélioration attendue théoriquement montre que la contrainte en compression est bien présente, même pour les canaux de 600 nm, malgré le début de relaxation que peut produire le flambage des fils pour cette longueur. Par opposition, les canaux courts non contraints montrent un comportement opposé avec les autres cas, avec une diminution de mobilité à basse température, particulièrement en faible inversion. Ce type de comportement est normalement observé lorsque les interactions Coulombiennes prennent le pas sur les interactions avec les phonons. La mobilité est alors dégradée. De façon cohérente, on observe de fait que la mobilité apparente des transistors à canal court est environ 6.5 fois plus faible pour les canaux non contraints que pour les canaux contraints, au lieu du facteur 3.5 observé pour les canaux plus longs. Dans une deuxième étape, de façon à décorréler les différents types d'interaction présentes de façon plus quantitative, nous avons extrait des courbes µeff(Ninv) la mobilité en champ faible µ0 qui permet d'obtenir un bon accord entre la courbe expérimentale et le modèle classique. Dans ce modèle, θ1 est le facteur d'atténuation de premier ordre de la mobilité. Il intègre tous les effets participant à la dégradation de mobilité sous l'effet d'un champ transverse et, par conséquent, l'influence de la rugosité de surface. Au premier ordre, la mobilité à faible champ µ0 résulte donc des rôles combinés des interactions avec les phonons et avec les défauts, neutres ou chargés. La mobilité faible champ augmente à basse température dans tous les cas, sauf pour les transistors à canal SiGe non contraint les plus courts. Les dépendances en température pour les interactions avec les phonons, les défauts neutres et les défauts chargés étant connues, il est possible de reconstituer ces courbes µ0(T) expérimentales par une combinaison linéaire de ces trois types d'interactions. C'est ce qui a été fait dans une troisième étape. Les trois types d'interactions sont nécessaires pour obtenir un bon accord. Il n'est pas possible de négliger les interactions avec les défauts neutres. Les interactions avec les défauts neutres et avec les défauts chargés (centres Coulombiens) ont été regroupées entre elles sous le terme interaction avec les défauts. On constate bien que l'interaction avec les phonons est prépondérante pour tous les transistors contraints en compression ainsi que pour les transistors non contraints les plus longs (600 nm). L'interaction avec les défauts est prépondérante sur toute la gamme de température pour les transistors non contraints les plus courts (40 nm). Les canaux de 100 nm représentent un cas intermédiaire où les interactions avec les défauts sont prépondérantes à basse température tandis que l'interaction avec les phonons reprend le dessus à température ambiante. Pour les transistors à canal SiGe contraint, le raccourcissement du canal ne modifie pas significativement le poids relatif des interactions avec les défauts. Pour les transistors à canal non contraint, la contribution relative des défauts est beaucoup plus importante. Elle peut atteindre 98% du total pour les canaux les plus courts. Nous proposons d'interpréter l'ensemble de ces résultats de façon cohérente en considérant d'une part que le dopant utilisé pour implanter les source et drain du transistor diffuse vers le canal par un processus de diffusion assistée par les défauts ponctuels d'implantation (lacunes, interstitiels et amas neutres ou chargés) et, d'autre part, que cette diffusion assistée est moins rapide lorsque SiGe est contraint en compression. La première hypothèse est cohérente avec de nombreuses études sur la diffusion accélérée du bore des source et drain pendant les recuits d'activation, aussi bien dans les transistors bipolaires que dans les transistors MOS. La seconde est cohérente avec des conclusions proposées dans la littérature dans le cas de films SiGe. C'est cependant la première fois qu'un tel effet serait mis en évidence dans des nanofils. Avec ces hypothèses, une zone perturbée comportant des défauts neutres et chargés serait présente près des source et drain du transistor. Cette zone d'étendrait sur une distance plus importante dans les canaux SiGe non contraints. Elle expliquerait que ces dispositifs soient moins résistants aux effets de canal court puisque leur longueur effective de canal serait plus courte. Elle expliquerait également que le dopage moyen dans le canal paraisse plus élevé dans les transistors non contraints. Elle expliquerait enfin l'importance des interactions avec les défauts dans les dispositifs SiGe non contraints les plus courts. Notons que du point de vue des applications, ces résultats sont également importants en ce qu'ils montrent que l'utilisation de SiGe contraint en compression a en réalité un intérêt double: il permet d'augmenter la mobilité et permet en outre d'atteindre des longueurs de canal plus faibles en limitant la diffusion latérale des zones dopées de source et drain. <br> <br> <li>Le transistor sans jonction (JLT) - Conduction en volume et réduction des effets de canal court</li> <br> Le transistor sans jonction est un transistor dans lequel le dopage est de même type de la source au drain. Dans les versions les plus simples d'un point de vue technologique, les implantations de source et drain sont même supprimées et le dopage est entièrement uniforme. C'est donc un dispositif dans lequel la conduction est bloquée par désertion de ce canal dopé et dans lequel il est possible de créer un canal d'accumulation à forte tension de grille. Ce dispositif n'est devenu intéressant qu'avec la capacité à maîtriser des films semi-conducteurs très minces sur isolant. Ce n'est qu'à cette condition qu'il est possible d'obtenir un dispositif normalement bloqué (composant bloqué à tension de grille nulle, propriété nécessaire au fonctionnement normal d'une porte CMOS) avec des matériaux de grille présentant des valeurs usuelles de travail de sortie. Le fonctionnement du JLT est déterminé par deux tensions de référence: la tension de grille Vfb permettant d'obtenir des bandes plates à l'interface semi-conducteur / oxyde de grille et la tension de seuil Vth permettant de déserter le film dopé. En dessous de Vth le canal est complètement déserté ; entre Vth et Vfb il est partiellement déserté, avec une conduction en volume ; au dessus de Vfb un canal d'accumulation se forme en outre à l'interface avec l'oxyde de grille. De par son principe de fonctionnement, le JLT est en principe moins sensible aux défauts d'interface. Dans un MOS à inversion classique, ces défauts sont en partie écrantés en forte inversion. Ils se font sentir principalement en faible inversion, lorsqu'on passe du régime de déplétion au régime d'inversion: le niveau de Fermi au voisinage de l'interface balaye alors la totalité de la bande interdite, ce qui n'est pas le cas dans le JLT. Il est également possible d'obtenir une même charge surfacique avec des champs transverses plus faibles que dans les MOS à inversion, un canal moins confiné en surface et par conséquent une moindre dégradation des propriétés de transport par la rugosité de surface. En contrepartie, l'interaction avec les dopants est toutefois plus importante. Le JLT présente par rapport au MOS à inversion un certain nombre d'avantages, qui motivent les recherches actuelles sur ce composant: (i) il est plus facile à fabriquer puisqu'il n'est plus nécessaire d'assurer l'auto-alignement des source et drain par rapport à la grille (le dopage est uniforme), (ii) les effets de canal court sont en principe réduits ce qui permet de contrôler le DIBL et la pente sous le seuil jusqu'à des longueurs de grille très agressives, (iii) la dégradation de mobilité avec le champ transverse est en principe réduite, (iv) la résistance aux effets de canal court permet de relaxer les contraintes sur l'épaisseur du diélectrique de grille. Cependant ce dispositif demande à être étudié plus en détail. Au cours de cette thèse nous avons pu vérifier sur des composants de Tyndall le rôle important des impuretés ionisées sur la mobilité de canal qui est de ce fait très faible par rapport à ce qui peut être obtenu dans un MOS à inversion. <br> <br> <li>Les nanofils silicium en tant que capteurs - Bruit basse fréquence et limite de détection</li> <br> Dans le dernier chapitre de cette thèse, nous nous intéressons enfin à l'utilisation des nanofils de silicium pour la réalisation de capteurs. La structuration du matériau sous forme de nanofils permet en effet d'augmenter le rapport surface/volume. Une modification minime de la charge sur la surface externe peut modifier le niveau de Fermi dans la section entière du nanofil, ce qui ouvre la voie à une détection électrique de cette modification de charge. Cette dernière peut résulter par exemple d'une transition entre deux états rédox d'une molécule ou d'une hybridation d'ADN. La possibilité de faire croître ces nanofils par des techniques de type "bottom-up" permet d'envisager des techniques de fabrication faible coût où le capteur est réalisé au niveau du "back-end of line" ou en "above-IC", au dessus du circuit d'adressage et de contrôle qui pourrait être intégré à l'étage CMOS. Avant d'envisager une fabrication, nous avons abordé ce sujet de façon théorique pour disposer dans un premier temps d'ordres de grandeur concernant les sensibilités qui peuvent être espérées en fonction des dimensions et du niveau de dopage des nanofils. Nous avons établi un modèle analytique simplifié, validé par des simulations par éléments finis réalisées sous FlexPDE. Pour cette approche simplifiée, nous avons supposé que la charge externe est répartie de façon homogène à la surface du nanofil. Les effets de discrétisation de la charge ne sont pas pris en compte. On calcule la variation relative de conductance G/G0, G0 étant la conductance en l'absence de charge externe, qui résulte d'une variation de la densité surfacique de charges externe Next en résolvant l'équation de Poisson dans une section transverse et une équation de dérive-diffusion selon l'axe du nanofil. Dans la plupart des publications, c'est cette variation relative de conductance qui est utilisée pour caractériser la sensibilité du nanofil en tant que capteur. Par définition, la sensibilité d'un capteur ne devrait pas dépendre de la valeur particulière de la valeur d'entrée. Dans la suite, nous considérons en fait G/G0 comme l

<p>Automotive Radars have introduced various functions on automobiles for driver’s safety and comfort, as part of the Intelligent Transportation System (ITS) including Adaptive Cruise Control (ACC), collision warning or avoidance, blind spot surveillance and parking assistance. Although such radar systems with 24 GHz carrier frequency are already in use but due to some regulatory issues, recently a permanent band has been allocated at 77-81 GHz, allowing for long-term development of the radar service. In fact, switchover to the new band is mandatory by 2014.</p><p>A frequency multiplier will be one of the key components for such a millimeter wave automotive radar system because there are limitations in direct implementation of low phase noise oscillators at high frequencies. A practical way to build a cost-effective and stable source at higher frequency is to use an active multiplier preceded by a high spectral purity VCO operating at a lower frequency. Recent improvements in the performance of SiGe technology allow the silicon microelectronics to advance into areas previously restricted to compound semiconductor devices and make it a strong competitor for automotive radar applications at 79 GHz.</p><p>This thesis presents the design of active frequency doubler circuits at 20 GHz in a commercially available SiGe BiCMOS technology and at 40GHz in SiGe bipolar technology (Infineon-B7h200 design). Buffer/amplifier circuits are included at output stages to drive 50 Ω load. The frequency doubler at 20 GHz is based on an emitter-coupled pair operating in class-B configuration at 1.8 V supply voltage. Pre-layout simulations show its conversion gain of 10 dB at -5 dBm input, fundamental suppression of 25dB and NF of 12dB. Input and output impedance matching networks are designed to match 50 Ω at both sides.</p><p>The millimeter wave frequency doubler is designed for 5 V supply voltage and has the Gilbert cell-based differential architecture where both RF and LO ports are tied together to act as a frequency doubler. Both pre-layout and post-layout simulation results are presented and compared together. The extracted circuit has a conversion gain of 8 dB at -8 dB input, fundamental suppression of 20 dB, NF of 12 dB and it consumes 42 mA current from supply. The layout occupies an area of 0.12 mm2 without pads and baluns at both input and output ports. The frequency multiplier circuits have been designed using Cadence Design Tool.</p>

PMOS and NMOS mobility characteristics of the dual channel (strained Si/strained Ge) heterostructure have been reviewed. It is shown that the dual channel heterostructure can provide substantially enhanced mobilities for both electrons and holes. However, germanium interdiffusion from the germanium rich buried layer into the underlying buffer layer could potentially reduce the hole mobility enhancements. / Singapore-MIT Alliance (SMA)

Scaling down of the CMOS technology requires thinner gate dielectric to maintain high performance. However, due to the depletion of poly-Si gate, it is difficult to reduce the gate thickness further especially for sub-65 nm CMOS generation. Fully silicidation metal gate (FUSI) is one of the most promising solutions. Furthermore, FUSI metal gate reduces gate-line sheet resistance, prevents boron penetration to channels, and has good process compatibility with high-k gate dielectric. Poly-SiGe gate technology is another solution because of its enhancement of boron activation and compatibility with the conventional CMOS process. Combination of these two technologies for the formation of fully germanosilicided metal gate makes the approach very attractive. In this paper, the deposition of undoped Poly-Si₁₋xGex (0 < x < 30% ) films onto SiO₂ in a low pressure chemical vapor deposition (LPCVD) system is described. Detailed growth conditions and the characterization of the grown films are presented. / Singapore-MIT Alliance (SMA)