Ce travail porte sur la conception d'un amplificateur de puissance à 79 GHz et la co-intégration de l'amplificateur de puissance et l'antenne en technologie silicium SiGe. L'objectif de la thèse est de développer un module radiofréquence à l'émission pour des applications radar à 79 GHz. Ce module sera composé d'un amplificateur de puissance, d'une antenne et du circuit d'adaptation PA/Antenne. L'inter-étage entre le PA et l'antenne est une source supplémentaire d'atténuation du signal, d‟autant plus rédhibitoire en technologie intégrée pour des fréquences aussi élevées. En réalisant une conception commune, ou co-design, de l'antenne et de l'amplificateur de puissance (PA), nous pouvons, à terme, nous affranchir du traditionnel inter-étage d'adaptation d'impédance entre ces deux blocs. Plus précisément, il convient de dimensionner l'antenne afin qu'elle présente a la sortie du PA l'impédance optimale que requiert son rendement en puissance maximum. / This work focuses on the design of a power amplifier (PA) at 79 GHz and the co-integration of the PA and the antenna on SiGe technology. The objective of this thesis is to develop a RF front-end block for radar applications at 79 GHz. This block is compound of a power amplifier, antenna and PA/Antenna inter-stage matching. The inter-stage between the PA and the antenna adds supplementary losses in the global performances, especially prohibitive in integrated technology for high frequencies. The co-design of the antenna and the PA allows to suppress the traditional inter-stage impedance matching between these two blocks. More specifically, it is suitable to design the antenna with the appropriate output impedance of the PA which gives optimal performances for maximum power and efficiency.

Ce travail résume les résultats d'études de la croissance in situ de nanofils (NFs) SiGe par UHV-CVD à l'aide des techniques de diffusion et de diffraction des rayons X (RX) synchrotron sur la ligne de lumière BM32 à l'ESRF.Les conditions d'élaboration de NFs Si, Ge, SiGe dans notre bâti sont d'abord présentées. Les études in situ à l'aide de RX durant la croissance sont ensuite décrites. La longueur des NFs, leur taille, leur espacement, leur facetage ainsi que l'angle conique sont déterminés en temps réel. Des changements de forme de la goutte liquide aussi ont été clairement observés dans les premiers stades de la croissance. Une phase AuGe métastable à l'interface catalyseur-substrat a été identifiée. Sa formation pourrait être décisive pour la croissance sous-eutectique de NFs de Ge.La relaxation des contraintes dans des NFs coeur-coquille de Si-Ge est ensuite présentée. La composition et la déformation ont été déterminée in situ par diffusion anomale des RX, en fonction de la quantité de Ge deposé et de la durée du recuit. L'influence de la taille des NFs et de la température de croissance de la coquille ont aussi été étudiée.Enfin, des résultats sur la courbure in situ de NFs sont présentés. La courbure est induite par le dépôt d'un second matériau sur un côté des NFs. La déformation et la contrainte ont été déterminées par une combinaison de suivi de la position d'un pic de Bragg, de simulation et d'ajustement de l'intensité, et de calculs d'élasticité classiques. La courbure induite par le dépôt de Ge à 220°C est principalement déterminée par la contrainte de désaccord de maille, qui évolue presque linéairement avec l'épaisseur du film Ge. La courbure induite par le dépôt de Ge à la température ambiante (TA) se trouve principalement déterminée par la contrainte de surface, qui évolue progressivement de la tension à la compression pour une épaisseur de Ge plus grande. Pour le suivi de courbure en temps réel, nous avons mise au point une technique de mesures stationnaires avec un détecteur 2D. Elle a permis de mettre en évidence plusieurs changements de signe lors de dépôts d'Au et Ge à TA. / This work summarizes the progress made on the BM32 beamline at the ESRF over the past 4 years since the launch of the CVD project, which was aimed at studying the in situ growth of SiGe nanowires, using synchrotron X-ray scattering techniques.Results on the growth of Si and Ge NWs are first presented. The NWs length, size, spacing, facet morphology and their tapering angle are determined in real time with X-ray techniques. Special attention was paid to the very early stage of growth where changes in the shape of the AuSi liquid droplet were clearly observed. We also found clues indicating the presence of a metastable AuGe phase at the catalyst-substrate interface, the formation of which may be crucial to the sub-eutectic growth of Ge NWs.Strain relaxation in Si-Ge core-shell NWs is presented next. The composition and strain were determined in situ as a function of the Ge overgrowth amount and of the annealing time, using anomalous X-ray scattering techniques. Their dependence on the NW size and on the shell growth temperature was also studied.Finally, results on the in situ bending of as-grown NWs are shown. The bending was induced by depositing a second material on one side of the NWs. The strain and stress were determined by a combination of Bragg peak tracking, intensity simulation plus fitting and classic elasticity calculations. The bending induced by Ge deposition at 220°C is found to be mainly driven by the misfit stress, which scales almost linearly with Ge film thickness. On the other hand, the bending induced by Ge deposition at RT is found to be mainly driven by the surface stress, which evolves gradually from tensile to compressive for larger Ge thickness. A new technique was also devised which makes it possible to follow qualitatively the bending process. The NWs were seen dancing back and forth with increasing amount of deposition as revealed by real time stationary measurements with a 2D detector.

Longtemps considérées comme néfastes, les contraintes sont devenues un des moyens principaux pour améliorer les performances des dispositifs métal-oxyde-semiconducteur (MOS). En effet, les déformations générées augmentent sensiblement la mobilité des porteurs dans le silicium. C'est dans ce cadre que j'ai étudié, par holographie électronique en champ sombre (DFEH), les déformations cristallines engendrées par certaines étapes clés du procédé de fabrication de transistors planaires de dernière génération, totalement déplétés car réalisés sur des substrats silicium sur isolant (FD-SOI). La DFEH est une technique de microscopie électronique en transmission (TEM), récemment inventée au CEMES, qui permet de cartographier les déformations cristallines avec une résolution spatiale nanométrique et une précision de 10-4 sur des champs de vue micrométriques. J'ai mis au point et utilisé des modélisations par éléments finis afin de comprendre puis reproduire mes résultats expérimentaux et ainsi identifier les phénomènes mécaniques mis en jeu au cours de différentes étapes. Après avoir prouvé que la DFEH est adaptée à la mesure des champs de déformation dans les structures MOS FDSOI (couche superficielle de Si désorientée vis-à-vis du substrat de référence), je me suis intéressé au procédé de conversion de films minces de Si en SiGe, par la méthode dite de "condensation de germanium". J'ai montré que cette technique permet d'obtenir des films minces de type SiGe (SGOI) pseudomorphes, de composition variable. Les déformations hors plan mesurées par DFEH mettent en évidence les deux mécanismes affectant la redistribution du Ge (diffusion et injection), dont l'importance relative dépend de la température à laquelle s'effectue le procédé. De plus, j'ai montré que ces films minces SGOI, initialement contraints, se relaxaient très fortement lors de leur gravure en vue de la fabrication de substrats co-intégrés SOI/SGOI. J'ai pu identifier que cet effet, initialement observé à partir de mesures électriques et connu sous le nom d'effet "SA/SB", ne pouvait être dû qu'à des caractéristiques mécaniques dégradées de l'interface SiGe/SiO2. Je me suis ensuite intéressé à certaines des étapes clés de la fabrication du transistor suspectées de modifier l'état de déformation de la structure, telles que la fabrication de l'empilement de grille et des sources/drains ainsi que de la siliciuration nécessaire à la prise des contacts. J'ai pu expliquer en quoi et pourquoi ces étapes impactaient l'état final de déformation du canal du transistor et donc ses performances. Par ailleurs, je montre comment et dans quelles limites la DFEH peut être utilisée pour mesurer des concentrations de dopants, en conservant une résolution nanométrique. J'ai particulièrement étudié le cas (favorable) du bore dans le silicium et, après couplage à des mesures électriques, j'ai ainsi pu calculer le coefficient reliant les déformations mesurées aux concentrations de bore en substitution. Finalement, j'ai comparé et discuté des différences entre informations fournies par DFEH et par diffraction de rayons X haute résolution. Une annexe complète ce travail et discute des conditions optiques et d'utilisation optimales des sources à émission de champ Schottky équipant un TEM, notamment de la contribution des lobes d'émission latérale sur le degré de cohérence de la sonde. / After being considered harmful for a long time, stress became one of the principal means to improve metal-oxide-semiconductor (MOS) device performance. Indeed, the generated strains significantly increase carrier mobility in silicon. Within this context, I used dark-field electron holography (DFEH) to study the crystalline strains generated by some key steps of the manufacturing process of latest generation of planar transistors, fully depleted as produced on silicon on insulator substrates (FD-SOI). DFEH is a transmission electron microscopy (TEM) technique, recently invented at CEMES, which allows crystalline strain to be mapped with nanometric resolution and an accuracy of 10-4 over micrometric fields of view. I developed and used finite element models in order to understand, then reproduce, my experimental results and thus identify the mechanical phenomena involved during different processing steps. After proving that DFEH is suitable for strain fields mapping in FDSOI MOS structures (Si surface layer disorientated in respect of the reference substrate), I have been interested in the conversion process of thin Si films into SiGe, by a method known as "germanium condensation". I showed that this technique enables pseudomorphous thin SiGe films (SGOI) of variable composition to be obtained. The out-of-plane strain measured by DFEH emphasises the two mechanisms affecting the Ge redistribution (diffusion and injection), whose relative importance depends on the temperature of the process. Moreover, I showed that these thin SGOI films, initially stressed, relax strongly during the etching carried out to manufacture co-integrated SOI/SGOI substrates. I could identify that this effect, initially observed by electrical measurements and known as "SA/SB" effect, can only be explained by a degradation of the mechanical characteristics of the SiGe/SiO2 interface. I have also been interested in some of the key steps of the transistor manufacturing suspected to modify the structural strain state, such as the grid stack and sources/drains processes, as well as salicidation necessary to form the contacts. I was able to explain how and why these steps impact the final strain state of the transistor channel and thus its performance. In a separate development, I have shown how DFEH can be used to measure doping concentrations while preserving a nanometric resolution, and discuss its limits. I studied in particular the (favourable) case of boron doping in silicon and, after electrical measurements coupling, I calculated the coefficient connecting the measured strains to the boron substitution concentrations. Finally, I compared and discussed the differences between information obtained by DFEH and high resolution X-ray diffraction. An appendix completes this work and discusses the optical and optimal use conditions of Schottky field emission sources equipping a TEM, in particular the contribution of side-emission lobes on the degree of coherence of the probe.

Aujourd’hui, les puces et capteurs provenant de la microélectronique ne sont plus simplement des circuits électroniques mais peuvent désormais véhiculer des signaux électriques et optiques. En témoignent les puces dites photoniques, utilisées pour la transmission de données à très haut débit. Cependant, cette technologie exploite une part très restreinte du spectre de la lumière, située dans le proche infrarouge. L’exploitation de l’ensemble du moyen infrarouge (λ=2-20 µm) permettrait la mise au point de nouveaux capteurs intégrés se servant des empreintes spectrales spécifiques des molécules dans cette partie du spectre électromagnétique.L’objet de cette thèse est de développer des circuits optiques intégrés sur silicium capables de véhiculer ces longueurs d’onde et qui soient compatibles avec des procédés de fabrication en salle blanche 200 mm. La technologie développée dans ces travaux est basée sur des guides carrés à saut d’indice en Si₀,₆Ge₀,₄ enterrés dans le Si, afin d’obtenir des circuits compactes et à faibles pertes. La conception des fonctions optiques nécessaires à la construction des circuits est tout d’abord présentée. Ces fonctions sont ensuite assemblées pour former un circuit optique qui sera fabriqué puis caractérisé afin de valider les performances de la technologie développée. Deux circuits ont ainsi été fabriqués : un premier a été réalisé avec un procédé standard tandis que le deuxième a été fabriqué avec un procédé de type damascène. La première réalisation offre l’avantage d’utiliser des procédés connus, tandis que la deuxième permet de fabriquer des guides pour différentes longueurs d’onde sur une même puce. Ces deux circuits ont été caractérisés afin de mener une étude comparative entre les deux procédés de fabrication. Enfin, dans un soucis de monter en maturité de la plateforme, une étude approfondie des réseaux de couplage sur des guides Si₀,₆Ge₀,₄ a été conduite. Celle-ci a donnée lieu à la fabrication et à la caractérisation de deux réseaux : un constitué d’inclusions d’air et un deuxième localement suspendu. / Nowadays, microelectronic chips and sensors are not simply electronic circuits anymore. They are able to convey both electric and optical signal. As shown by the so-called photonic chips used to transmit data at high speed rate. However, this technology only exploits a very small part of the light spectrum, namely in the near infrared. Exploitation of the whole mid-infrared domain (λ=2-20 µm) would allow to develop new integrated sensors using molecules specific spectral fingerprints in this part of the electromagnetic spectrum.This thesis deals with the development of integrated optical circuits on silicon capable of handling these wavelengths and compatible with 200 mm clean room fabrication processes. The technology developed in this work, is based on Si₀,₆Ge₀,₄ channel square waveguides in order to obtain compact and low loss optical circuits. First of all, the design of optical functions required to build circuits is presented. Then, these functions are assembled into circuits which are manufactured and characterized in order to assess performances of the developed technology. Two circuits have been produced: one with standard processes and one with damascene processes. The first one has the advantage of using known processes, whereas the second one allows to make waveguides for different wavelengths on a single chip. These two circuits have been characterized in order to conduct a comparative study between the two fabrication processes. Finally, in order to mature the technology, an in-depth study on grating coupler for Si₀,₆Ge₀,₄ waveguides have been conducted. It has led to the manufacturing and characterization of two grating couplers : one made of air inclusions and another locally suspended.

La technologie CMOS à base de Silicium complètement déserté sur isolant (FDSOI) est considérée comme une option privilégiée pour les applications à faible consommation telles que les applications mobiles ou les objets connectés. Elle doit cela à son architecture garantissant un excellent comportement électrostatique des transistors ainsi qu'à l'intégration de canaux contraints améliorant la mobilité des porteurs. Ce travail de thèse explore des solutions innovantes en FDSOI pour nœuds 20nm et en deçà, comprenant l'ingénierie de la contrainte mécanique à travers des études sur les matériaux, les dispositifs, les procédés d'intégration et les dessins des circuits. Des simulations mécaniques, caractérisations physiques (µRaman), et intégrations expérimentales de canaux contraints (sSOI, SiGe) ou de procédés générant de la contrainte (nitrure, fluage de l'oxyde enterré) nous permettent d'apporter des recommandations pour la technologie et le dessin physique des transistors en FDSOI. Dans ce travail de thèse, nous avons étudié le transport dans les dispositifs à canal court, ce qui nous a amené à proposer une méthode originale pour extraire simultanément la mobilité des porteurs et la résistance d'accès. Nous mettons ainsi en évidence la sensibilité de la résistance d'accès à la contrainte que ce soit pour des transistors FDSOI ou nanofils. Nous mettons en évidence et modélisons la relaxation de la contrainte dans le SiGe apparaissant lors de la gravure des motifs et causant des effets géométriques (LLE) dans les technologies FDSOI avancées. Nous proposons des solutions de type dessin ainsi que des solutions technologiques afin d'améliorer la performance des cellules standard digitales et de mémoire vive statique (SRAM). En particulier, nous démontrons l'efficacité d'une isolation duale pour la gestion de la contrainte et l'extension de la capacité de polarisation arrière, qui un atout majeur de la technologie FDSOI. Enfin, la technologie 3D séquentielle rend possible la polarisation arrière en régime dynamique, à travers une co-optimisation dessin/technologie (DTCO). / The Ultra-Thin Body and Buried oxide Fully Depleted Silicon On Insulator (UTBB FDSOI) CMOS technology has been demonstrated to be highly efficient for low power and low leakage applications such as mobile, internet of things or wearable. This is mainly due to the excellent electrostatics in the transistor and the successful integration of strained channel as a carrier mobility booster. This work explores scaling solutions of FDSOI for sub-20nm nodes, including innovative strain engineering, relying on material, device, process integration and circuit design layout studies. Thanks to mechanical simulations, physical characterizations and experimental integration of strained channels (sSOI, SiGe) and local stressors (nitride, oxide creeping, SiGe source/drain) into FDSOI CMOS transistors, we provide guidelines for technology and physical circuit design. In this PhD, we have in-depth studied the carrier transport in short devices, leading us to propose an original method to extract simultaneously the carrier mobility and the access resistance and to clearly evidence and extract the strain sensitivity of the access resistance, not only in FDSOI but also in strained nanowire transistors. Most of all, we evidence and model the patterning-induced SiGe strain relaxation, which is responsible for electrical Local Layout Effects (LLE) in advanced FDSOI transistors. Taking into account these geometrical effects observed at the nano-scale, we propose design and technology solutions to enhance Static Random Access Memory (SRAM) and digital standard cells performance and especially an original dual active isolation integration. Such a solution is not only stress-friendly but can also extend the powerful back-bias capability, which is a key differentiating feature of FDSOI. Eventually the 3D monolithic integration can also leverage planar Fully-Depleted devices by enabling dynamic back-bias owing to a Design/Technology Co-Optimization.

Dans les technologies d'aujourd'hui, l’épitaxie est une technique indispensable pour la fabrication des composants. Avec la diminution continue de la taille des transistors les objets epitaxiés rétrécissent aussi. Par conséquence, des effets morphologiques qui sont négligeables à grande échelle, doivent être considéré dans les petits motifs, et de plus des anisotropies doivent être prises en compte. C'est pour cela que cette thèse est consacrée à l'étude de la morphologie en fonction de la taille et de l'orientation des motifs. La caractérisation de la morphologie du SiGe comme déposé sur des motifs orientés selon <100> et <110> nous conduit à introduire de nouveaux effets de charge, pas encore reportés dans la littérature. Après avoir étudié en profondeur la morphologie après croissance, les épitaxies sont soumises à des températures légèrement supérieures à celle de dépôt, et les changements sont discutés en fonction de l'orientation et de la largeur des lignes. Des recuits sous H2 à des températures plus élevées sont réalisés sur des motifs différents ce qui permet l'observation des effets morphologiques en bord et en coin de motif. Ces effets dominent la morphologie globale des couches epitaxiées quand la taille des motifs diminue. En particulier, la stabilité des lignes de Si et SiGe lors des recuits est étudiée, ce qui permet de déterminer les facteurs importants pour la stabilité des lignes. Dans des expériences supplémentaires un procédé est développé pour augmenter la stabilité thermique des couches SiGe. En outre, l'épitaxie cyclique - nécessaire pour réaliser les sources/drains des CMOS avancés - est discutée. L'influence des changements dans l'étape de gravure d'un procédé cyclique de Si, en gardant l'étape de dépôt inchangée, est étudiée pour des motifs orientés selon <100>. Nous avons trouvé des conditions dans lesquelles la couche n'est plus continue. Des expériences pour étudier la gravure séparément permettent d'expliquer les phénomènes observés. / In current technology nodes, epitaxy is an indispensable technique in device fabrication. With the continuous decrease of the transistor size, the epitaxial objects shrink as well. As a consequence, morphology effects which can be neglected at the large scale, have to be considered in small patterns and in addition, anisotropies have to be taken into account. Therefore, this thesis is dedicated to morphology studies as a function of pattern size and orientation. The characterization of the SiGe morphology in the as-deposited state on <100> and <110> oriented patterns leads to the introduction of new loading effects, which have not been reported elsewhere so far. After having studied thoroughly the as-deposited morphology, the epitaxial layers are exposed to a temperature slightly higher than the deposition temperature and the changes are discussed as a function of line width and orientation. H2 annealing at higher temperatures are performed with various Si and SiGe patterns leading to the observation of morphology effects at the pattern edges and corners. These effects dominate the global layer appearance with decreasing pattern size. In particular, the stability of annealed Si and SiGe lines is studied which allows to determine the crucial factors for line stability. In additional experiments, a process is developed which can increase the thermal stability of epitaxial SiGe. Moreover, cyclic epitaxy - required for sources/drains of advanced CMOS devices - is discussed. The influence of changes in the etch step of a cyclic Si process, by keeping the deposition step unchanged, is studied for <100> oriented patterns. Conditions are found, where cyclic epitaxy results in a discontinuous layer. Experiments, which consider the etching separately can explain the observed phenomena.

The continuous and aggressive dimensional miniaturization ofthe conventional complementary-metal-oxide semiconductor (CMOS)architecture has been the main impetus for the vast growth ofIC industry over the past decades. As the CMOS downscalingapproaches the fundamental limits, unconventional materials andnovel device architectures are required in order to guaranteethe ultimate scaling in device dimensions and maintain theperformance gain expected from the scaling. This thesisinvestigates both unconventional materials for the gate stackand the channel and a novel notched-gate device architecture,with the emphasis on the challenging issues in processintegration. High-κ gate dielectrics will become indispensable forCMOS technology beyond the 65-nm technology node in order toachieve a small equivalent oxide thickness (EOT) whilemaintaining a low gate leakage current. HfO2and Al2O3as well as their mixtures are investigated assubstitutes for the traditionally used SiO2in our MOS transistors. These high-κ filmsare deposited by means of atomic layer deposition (ALD) for anexcellent control of film composition, thickness, uniformityand conformality. Surface treatments prior to ALD are found tohave a crucial influence on the growth of the high-κdielectrics and the performance of the resultant transistors.Alternative gate materials such as TiN and poly-SiGe are alsostudied. The challenging issues encountered in processintegration of the TiN or poly-SiGe with the high-k are furtherelaborated. Transistors with TiN or poly-SiGe/high-k gate stackare successfully fabricated and characterized. Furthermore,proof-of-concept strained-SiGe surface-channel pMOSFETs withALD high-κ dielectrics are demonstrated. The pMOSFETs witha strained SiGe channel exhibit a higher hole mobility than theuniversal hole mobility in Si. A new procedure for extractionof carrier mobility in the presence of a high density ofinterface states found in MOSFETs with high-κ dielectricsis developed. A notched-gate architecture aiming at reducing the parasiticcapacitance of a MOSFET is studied. The notched gate is usuallyreferred to as a local thickness increase of the gatedielectric at the feet of the gate above the source/drainextensions. Two-dimensional simulations are carried out toinvestigate the influence of the notched gate on the static anddynamic characteristics of MOSFETs. MOSFETs with optimizednotch profile exhibit a substantial enhancement in the dynamiccharacteristics with a negligible effect on the staticcharacteristics. Notched-gate MOSFETs are also experimentallyimplemented with the integration of a high-κ gatedielectric and a poly-SiGe/TiN bi-layer gate electrode. Key words:CMOS technology, MOSFET, high-κ, gatedielectric, ALD, surface pre-treatment, metal gate, poly-SiGe,strained SiGe, surface-channel, buried-channel, notchedgate.

<p>The continuous and aggressive dimensional miniaturization ofthe conventional complementary-metal-oxide semiconductor (CMOS)architecture has been the main impetus for the vast growth ofIC industry over the past decades. As the CMOS downscalingapproaches the fundamental limits, unconventional materials andnovel device architectures are required in order to guaranteethe ultimate scaling in device dimensions and maintain theperformance gain expected from the scaling. This thesisinvestigates both unconventional materials for the gate stackand the channel and a novel notched-gate device architecture,with the emphasis on the challenging issues in processintegration.</p><p>High-κ gate dielectrics will become indispensable forCMOS technology beyond the 65-nm technology node in order toachieve a small equivalent oxide thickness (EOT) whilemaintaining a low gate leakage current. HfO₂and Al₂O₃as well as their mixtures are investigated assubstitutes for the traditionally used SiO₂in our MOS transistors. These high-κ filmsare deposited by means of atomic layer deposition (ALD) for anexcellent control of film composition, thickness, uniformityand conformality. Surface treatments prior to ALD are found tohave a crucial influence on the growth of the high-κdielectrics and the performance of the resultant transistors.Alternative gate materials such as TiN and poly-SiGe are alsostudied. The challenging issues encountered in processintegration of the TiN or poly-SiGe with the high-k are furtherelaborated. Transistors with TiN or poly-SiGe/high-k gate stackare successfully fabricated and characterized. Furthermore,proof-of-concept strained-SiGe surface-channel pMOSFETs withALD high-κ dielectrics are demonstrated. The pMOSFETs witha strained SiGe channel exhibit a higher hole mobility than theuniversal hole mobility in Si. A new procedure for extractionof carrier mobility in the presence of a high density ofinterface states found in MOSFETs with high-κ dielectricsis developed.</p><p>A notched-gate architecture aiming at reducing the parasiticcapacitance of a MOSFET is studied. The notched gate is usuallyreferred to as a local thickness increase of the gatedielectric at the feet of the gate above the source/drainextensions. Two-dimensional simulations are carried out toinvestigate the influence of the notched gate on the static anddynamic characteristics of MOSFETs. MOSFETs with optimizednotch profile exhibit a substantial enhancement in the dynamiccharacteristics with a negligible effect on the staticcharacteristics. Notched-gate MOSFETs are also experimentallyimplemented with the integration of a high-κ gatedielectric and a poly-SiGe/TiN bi-layer gate electrode.</p><p><b>Key words:</b>CMOS technology, MOSFET, high-κ, gatedielectric, ALD, surface pre-treatment, metal gate, poly-SiGe,strained SiGe, surface-channel, buried-channel, notchedgate.</p>

Le développement récent des nanotechnologies a apporté un renouveau dans le domaine de recherche de la thermoélectricité. Ces dernières années, de nombreux travaux théoriques et expérimentaux ont montré qu’il était possible d’améliorer grandement le facteur de mérite ZT en utilisant des structures semi-conductrices de basse dimensionnalité. Plus particulièrement, les nanofils de Silicium ont été présentés comme de bons candidats pour des applications thermoélectriques. De nombreuses études ont effectivement souligné le fait qu’il est possible de réduire la conductivité thermique au sein des nanofils sans altérer le transport électrique, ce qui va bien évidemment dans le sens d’une amélioration du facteur de mérite. Cependant, il existe peu d’études expérimentales permettant de confirmer ces affirmations. Ici, nous proposons des expériences de microscopie thermique à balayage permettant d’effectuer de l’imagerie thermique de nanofils individuels avec une résolution spatiale de l’ordre de 100nm. A partir des images réalisées et d’un modèle décrivant le comportement thermique de la sonde utilisée, nous déterminons la conductivité thermique des nanofils caractérisés. La technique de mesure proposée est actuellement la seule permettant d’effectuer une mesure thermique statistique sur un grand nombre de nanostructures de type nanofil. Nous validons également la faisabilité d’une mesure de conductivité électrique de nanofils individuels par une technique de microscopie de résistance d’étalement. La conductivité électrique est également un paramètre déterminant, à prendre en compte dans l’évaluation du facteur de mérite thermoélectrique. / The recent development of nanotechnologies is like a revival for the field of research on thermoelectricity. Over the past decade, several studies have underlined the fact that the thermoelectric figure of merit can be drastically enhanced in low dimensional semiconductor systems. In particular, silicon nanowires have been recently presented as good candidates for thermoelectric applications. Although bulk silicon is a poor thermoelectric material, by greatly reducing thermal conductivity without much affecting the electrical resistivity, Si nanowires show promise as high-performance thermoelectric materials. However, the experimental investigations on this topic do not abound in literature. Here, we propose experiments based on Scanning Thermal Microscopy which allows us to carry out thermal images of individual Si nanowires with a spatial resolution around 100 nm. Then, a model describing the SThM probe thermal behavior enables us to extract thermo-physical properties from the thermal images and finally to evaluate the thermal conductivity of the individually imaged Si nanowires. The technique proposed here is a promising one to perform statistical thermal conductivity measurements on a wide range of one-dimensional nano-objects with different compositions and geometries. Besides, we validate the feasibility of electrical conductivity measurements on individual Si nanowires, using Scanning Spreading Resistance Microscopy. Electrical conductivity is also a key parameter to determine the thermoelectric figure of merit.

Ce travail de thèse s’inscrit dans la technologie de fabrication de transistors à canal mince (Si ou SiGe) totalement déserté sur isolant (Fully-Depleted Silicon-on-Insulator ou FDSOI) qui constitue une option prometteuse pour les nœuds 14nm et au-delà. Les problèmes liés à cette nouvelle technologie sont dus à : (1) l’existence d’instabilités morphologiques conduisant, lors de recuits haute température, à la fragmentation de la couche mince formant le canal, (2) la nécessité d’une reprise d’épitaxie SiGe:B afin de former, sur le canal, des sources et drains surélevées (Raised Source and Drain ou RSD) et (3) des problèmes liés à l’hétérogénéité du dopage induits par l’importance des interfaces substrat/canal, canal/Source et canal/Drain.Ce travail expérimental a été effectué au sein de la société STMicroelectronics en partenariat avec le Centre Interdisciplinaire de Nanoscience de Marseille. Les principaux résultats obtenus sont : 1/ La mise au point, puis l’optimisation d’une méthode de nettoyage de surface à basse température permettant d’éviter la fragmentation du canal observée lors de recuits haute température.2/ L’optimisation des conditions de préparation de la surface du canal permettant de réaliser une bonne reprise d’épitaxie pour les sources et drains surélevées.3/ L’optimisation, via l’incorporation de carbone, des profils de dopage au bore des sources et drains épitaxiés. Les tests électriques effectués sur dispositifs industriels montrent que, grâce aux développements réalisés au cours de ces travaux de thèse, le pourcentage de puces actives sur une plaque est passé de 40% à 90%. / This work concerns the Fully-Depleted Silicon-On-Insulator (FD-SOI) technology, which is a promising option for the technical nodes beyond 14nm.The use of a very thin Si or SiGe channel causes new technological problems due to (1) morphological instabilities that break the film during its high temperature annealing, (2) the necessity to grow Raised Source & Drain (RSD) by epitaxial Chemical-Vapor Deposition (CVD) of SiGe:B, (3) the non-uniformity of the boron profile in the channel because of the number of interfaces (substrate/channel, channel/ source, channel/drain). This experimental work has been performed at STMicroelectronics and Nanoscience Interdisciplinary Center of Marseille laboratory. The main results are:1/ The definition and the improvement of an efficient low temperature surface-cleaning process that avoids the dewetting of the channel.2/ The optimization of the surface preparation of the channel for a subsequent epitaxial growth of RSD materials compatible with electronic requirements.3/ The improvement, via carbon incorporation, of the boron dopant profile in the epitaxially grown RSD. Analysis of electrical devices show that all these improvements lead to a huge enhancement of the percentage of electrical active dies per wafer (from 40% to 90 %).