O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma.

É apresentado nesse trabalho o desenvolvimento, implementação e teste de uma técnica envolvendo a rede neural de Hopfield modificada, para detectar e estimar o vetor movimento utilizado na codificação da diferença entre dois quadros consecutivos de um sinal de vídeo digitalizado, como o utilizado no padrão MPEG (Moving Picture Expert Group). A detecção e estimação do vetor movimento em um sinal de vídeo digital é um problema muito importante a ser resolvido, uma vez que é uma etapa crucial para a técnica de compressão de sinais de vídeo. Apresentam-se inicialmente duas topologias de redes neurais de Hopfield modificadas, a uni e a bi-dimensional, e como os seus parâmetros são obtidos a partir da luminância dos pixels de dois quadros consecutivos. Em seguida é mostrado que a detecção e estimação do vetor movimento pode ser obtida dinamicamente, quando as redes neurais iterativamente minimizam um certo problema de otimização. A técnica proposta nesse trabalho foi testada em duas seqüências de quadros não coloridos, onde a primeira seqüência é a sintética e a segunda é uma seqüência real. Os pixels que compõem os quadros de ambas as seqüências são representados por 256 níveis de cinza.Simulações da técnica proposta e da técnica da busca exaustiva mostram que os vetores movimento detectados e estimados para ambas as seqüências testadas foram corretos.

Este trabalho apresenta os principais aspectos da automação de projetos de sistemas digitais com a utilização de computadores, detendo-se particularmente no problema da simulação. Apresenta uma visão do problema geral da automação e suas diferentes alternativas de solução bem como, um relato sobre aspectos da implementação de simuladores. Introduz um novo algoritmo desenvolvido especificamente para atender às necessidades de simulação em nível de registros portas. Descreve a implementação de um simulador em nível de portas lógicas, constituído de rotinas escritas em linguagem Assembler e Fortran do sistema HP 2116B do Laboratório de Sistemas Digitais do Departamento de Engenharia de Eletricidade da Escola Politécnica da Universidade de São Paulo. Finalmente, apresenta as regras de sua utilização, exemplos e as conclusões mais significativas obtidas através de seu emprego em vários casos práticos. / This paper deals with some basic features of computer-aided automation of digital systems design, particularly with those related to the simulation problem. It presents a general view of this problem and different approaches for solving it and reports also on the main aspects of simulator implementation. A new algorithm, developed to meet our specific requirements of register-level and gate level simulation, is described, together with the implementation of a gate-level simulator. The latter consists of routines written in the Assembler and Fortran languages of the HP 2116B System and was developed at the Laboratório de Sistemas Digitais do Departamento de Engenharia de Eletricidade da Escola Politécnica da Universidade de São Paulo. The document also includes rules for the use of the simulator, examples and some relevant conclusions which resulted from the application of the simulator in actual cases.

Made available in DSpace on 2015-04-14T14:49:10Z (GMT). No. of bitstreams: 1 417206.pdf: 2684469 bytes, checksum: eee55b180d3981f3bad747667dc61538 (MD5) Previous issue date: 2009-07-20 / A evolu??o da tecnologia de fabrica??o de circuitos integrados continua obedecendo ? lei de Moore. Entretanto, aplica??es cient?ficas cada vez mais necessitam de recursos de alto desempenho computacional, motivando pesquisadores a propor a acelera??o por hardware dedicado para aumentar o desempenho destas aplica??es. Freq?entemente, devido ? necessidade de rapidez no projeto de tais aplica??es, empregam-se t?cnicas de projeto com emprego de hardware reconfigur?vel. Atualmente, h? um grande aumento em pesquisas de biof?sica molecular com o objetivo principal na concep??o de f?rmacos. Por?m, para se chegar at? a droga e a poss?vel cura de alguma doen?a, diversos procedimentos devem ser empreendidos. Como exemplos podem ser citados experimentos para determinar o comportamento de mol?culas simples ou de prote?nas. As simula??es por din?mica molecular aportam uma variedade de informa??es do sistema molecular em quest?o. Entretanto, para se executar estas simula??es ? necess?rio o aux?lio de recursos computacionais de alto desempenho, devido ? elevada quantidade de c?lculos a efetuar, ? quantidade de informa??es geradas e ? necessidade destas informa??es e resultados em per?odos curtos de tempo, tornando a exig?ncia por computa??o de alto desempenho uma caracter?stica b?sica desta ?rea. Para suprir a exig?ncia computacional de simula??es por din?mica molecular existem plataformas baseadas em FPGAs, que s?o largamente utilizadas como aceleradores de hardware de aplica??es com alto custo computacional. FPGAs s?o amplamente dispon?veis e permitem realizar rapidamente o projeto e a implementa??o de hardware com alto desempenho se comparado a software executando em processadores de prop?sito geral. A principal contribui??o deste trabalho ? uma proposta de m?todo de comunica??o entre uma m?quina hospedeira e uma plataforma de hardware reconfigur?vel baseada em FPGAs, sugerindo uma arquitetura de software para integra??o das plataformas de software e o hardware usado para acelerar aplica??es de simula??o por din?mica molecular. A proposta foi implementada como uma API para organiza??o da comunica??o entre as plataformas em n?veis de abstra??o de servi?o, visando tornar as camadas de software independentes do hardware.

Este trabalho tem como objetivo a especificação de um conjunto de módulos de circuito, capazes de executar as funções de multiplexação relativas Hierarquia Digital E1, do ITU-T. A fim de alcançar o objetivo proposto, são realizadas consultas as normas nacionais (Praticas Telebrás) e internacionais (ITU-T) e estudos bibliográficos acerca do projeto e implementação dos circuitos executores das funções de multiplexação E1. Após a fase inicial de especificação e projeto dos módulos de circuito, os mesmos foram submetidos a intensa rotina de simulações, a fim de validar as arquiteturas propostas. Os módulos de circuito projetados são apresentados e descritos. Os resultados das simulações desenvolvidas são mostrados e comentados. Os módulos poderão ser empregados na produção de um chip-set de circuitos integrados para implementação de equipamentos multiplexadores E1. / The aim of this work is the specification of a set of circuit modules, capable to perform the multiplexing functions related to the ITU-T's E1 Digital Hierarchy. In order to reach the proposed objective, the national (Telebris Practices) and international (ITU-7) standards are consulted, as well as bibliographical references for the design and implementation of E1 multiplexing functions performing circuits. After the initial step of specification and design of the circuit modules, they are submitted to an intensive simulation routine, in order to validate the proposed architectures. The designed circuit modules are presented and described. The simulation results are shown and discussed. These modules may be used in the production of an integrated circuits chip-set, for implementation of El multiplexing equipments.

Este trabalho apresenta os principais aspectos da automação de projetos de sistemas digitais com a utilização de computadores, detendo-se particularmente no problema da simulação. Apresenta uma visão do problema geral da automação e suas diferentes alternativas de solução bem como, um relato sobre aspectos da implementação de simuladores. Introduz um novo algoritmo desenvolvido especificamente para atender às necessidades de simulação em nível de registros portas. Descreve a implementação de um simulador em nível de portas lógicas, constituído de rotinas escritas em linguagem Assembler e Fortran do sistema HP 2116B do Laboratório de Sistemas Digitais do Departamento de Engenharia de Eletricidade da Escola Politécnica da Universidade de São Paulo. Finalmente, apresenta as regras de sua utilização, exemplos e as conclusões mais significativas obtidas através de seu emprego em vários casos práticos. / This paper deals with some basic features of computer-aided automation of digital systems design, particularly with those related to the simulation problem. It presents a general view of this problem and different approaches for solving it and reports also on the main aspects of simulator implementation. A new algorithm, developed to meet our specific requirements of register-level and gate level simulation, is described, together with the implementation of a gate-level simulator. The latter consists of routines written in the Assembler and Fortran languages of the HP 2116B System and was developed at the Laboratório de Sistemas Digitais do Departamento de Engenharia de Eletricidade da Escola Politécnica da Universidade de São Paulo. The document also includes rules for the use of the simulator, examples and some relevant conclusions which resulted from the application of the simulator in actual cases.

A diminuição no tamanho dos transistores vem aumentando cada vez mais o número de funções que os dispositivos eletrônicos podem realizar. Apesar da diminuição do tamanho mínimo dos transistores, a velocidade máxima dos circuitos não consegue seguir a mesma taxa de aumento. Um dos grandes culpados apontados pelos pesquisadores são as interconexões entre os transistores e também entre os componentes. O aumento no número de interconexões dos circuitos traz consigo um significativo aumento do cosumo de energia, aumento do atraso de propagação dos sinais, além de um aumento da complexidade e custo do projeto dos circuitos integrados. Como uma possível solução a este problema é proposta a utilização de lógica multivalorada, mais especificamente, a lógica quaternária. Os dispositivos FPGAs são caracterizados principalmente pela grande flexibilidade que oferecem aos projetistas de sistemas digitais. Entretanto, com o avanço nas tecnologias de fabricação de circuitos integrados e diminuição das dimensões de fabricação, os problemas relacionados ao grande número de interconexões são uma preocupação para as próximas tecnologias de FPGAs. As tecnologias menores que 90nm possuem um grande aumento na taxa de erros dos circuitos, na lógica combinacional e sequencial. Apesar de algumas potenciais soluções começara a ser investigadas pela comunidade, a busca por circuitos tolerantes a erros induzidos por radiação, sem penalidades no desempenho, área ou potência, ainda é um assunto de pesquisa em aberto. Este trabalho propõe o uso de circuitos quaternários com modificações para tolerar falhas provenientes de eventos transientes. Como principal contribuição deste trabalho destaca-se o desenvolvimento de uma CLB (do inglês Configurable Logic Block) quaternária capaz de suportar eventos transientes e, na possibilidade de um erro, evitá-lo ou corrigi-lo. / The decrease in transistor size is increasing the number of functions that can be performed by the electronic devices. Despite this reduction in the transistors minimum size, the circuit’s speed does not follow the same rate. One of the major reasons pointed out by researchers are the interconnections between the transistors and between the components. The increase in the number of circuit interconnections brings a significant increase in energy consumption, propagation delay of signals, and an increase in the complexity and cost of new technologies IC designs. As a possible solution to this problem the use of multivalued logic is being proposed, more specifically, the quaternary logic. FPGA devices are characterized mainly by offering greater flexibility to designers of digital systems. However, with the advance in IC manufacturing technologies and the reduced size of the minimum fabricated dimensions, the problems related to the large number of interconnections are a concern for future technologies of FPGAs. The sub 90nm technologies have a large increase in the error rate of its functions for the combinational and sequential logic. Although potential solutions are being investigated by the community, the search for circuits tolerant to radiation induced errors, without performance, area, or power penalties, is still an open research issue. This work proposes the use of quaternary circuits with modifications to tolerate faults from transient events. The main contribution of this work is the development of a quaternary CLB (Configurable Logic Block) able to withstand transient events and the occurrence of soft errors.

Made available in DSpace on 2016-04-29T14:22:49Z (GMT). No. of bitstreams: 1 Laercio Anselmo Ferreira.pdf: 517177 bytes, checksum: 73750b55ab3b203fa454ef724727a76b (MD5) Previous issue date: 2010-10-21 / This dissertation treats of the mechanisms for the which the digital systems, as mediation instruments, interfere in the cognitive processes and of learning, with consequent impact in the social relations. As thinkers propose technology intelligence and information systems, such as Pierre Levy, John Searle, John Teixeira, Flusser, Richard Sennett. Michel Foucault and Gilles Deleuze, for example, such systems are changing the way of thinking, learning and acting people, also noting changes in power relations that arise in the discourse of a new society of control that is enabled by means of digital systems . One can speak thus a new force field, with features relevant to its contemporary, subtly incorporated into the techno-scientific discourse. In the understanding of cognitive processes and learning, we found in socio-historical theory, proposed by Lev Vygotsky, and the research of Jean Piaget, the assumptions that cast light on human development, culminating in language acquisition. Thanks to this acquisition that the individual reaches its apex with the ability to generalize and abstract. The analysis and interpretation of data, referencing the experiments of Alexander Luria, point to possible elements that connect the digital systems, as generators of signs, cognitive processes and learning, since the use of these systems implies an increased capacity for abstraction and use of syllogisms in a world so pressing encoded / A dissertação trata dos mecanismos pelos quais os sistemas digitais, como instrumentos de mediação, interferem nos processos cognitivos e de aprendizagem, com conseqüente impacto nas relações sociais. Como propõem pensadores das tecnologias da inteligência e dos sistemas de informação, tais como Pierre Lévy, John Searle, João Teixeira, Vilém Flusser, Richard Sennett. Michel Foucault e Gilles Deleuze, por exemplo, tais sistemas estão alterando o modo de pensar, aprender e agir das pessoas, fazendo notar também mudanças nas relações de poder que surgem no discurso de uma nova sociedade de controle que se efetiva por meio dos sistemas digitais. Pode-se falar, assim, num novo campo de forças, com características pertinentes à sua contemporaneidade, sutilmente incorporada ao discurso tecno-científico. No entendimento dos processos cognitivos e de aprendizagem, encontramos na teoria sócio-histórica, proposta por Lev Vygotsky, e nas pesquisas de Jean Piaget, as premissas que lançam luz ao desenvolvimento humano, culminando com aquisição da linguagem. É graças a esta aquisição que o indivíduo atinge seu ápice com a capacidade de generalizar e de abstrair. A análise e a interpretação dos dados, tendo como referencial os experimentos de Alexandre Luria, apontam para possíveis elementos que conectam os sistemas digitais, como geradores de signos, aos processos cognitivos e de aprendizagem, já que o uso destes sistemas implica numa crescente capacidade de abstração e uso de silogismos tão prementes num mundo codificado

Este trabalho tem como objetivo principal apresentar o estudo comparativo de diversas arquiteturas para a implementação de partes de controle de sistemas digitais, propondo um método de concepção orientado para a etapa de síntese no domínio estrutural. E apresentada uma descrição geral dos sistemas digitais que aborda os seguintes aspectos: a classificação, as formas de implementação, as metodologias de projeto e o use de níveis de interpretação. As arquiteturas de controladores são desenvolvidas através de diversos componentes combinacionais, associados a elementos de memorização, que permitem a realização de maquinas de estados finitos. 0 conhecimento das características destes componentes digitais, bem como das ferramentas que os geram de forma automática, pode levar a escolha da arquitetura de controle que melhor se adéqua a implementação do circuito integrado. A divisão de um circuito em unidade controladora e unidade operativa é uma decisão do projetista. Esta escolha pode ser orientada de acordo com certos parâmetros, geralmente ligados a complexidade dos sistemas. A classificação quanto a complexidade, tamanho da palavra de instrução, número de comandos que irão atuar na parte operativa, entre outros parâmetros, permite agrupar os algoritmos em conjuntos. Os algoritmos pertencentes a um determinado conjunto, utilizando a mesma arquitetura para a implementação da unidade de controle, apresentarão resultados semelhantes em termos de área, desempenho elétrico, flexibilidade, etc., se forem implementados pelo mesmo sistema de PAC. De forma que torna-se possível selecionar arquiteturas que se adequem melhor para realizar os circuitos que apresentam características comuns. Diversas propostas de arquiteturas para a implementação de unidades de controle são apresentadas, citando os pontos positivos e negativos de cada implementação. Dois circuitos digitais, no caso microprocessadores, são utilizados, como exemplo, para ilustrar a realização destas arquiteturas. A comparação entre as arquiteturas deve ser efetuada através de ferramentas que permitam avaliar os métodos de implementação e, também, verificar a correção dos circuitos implementados. Para os exemplos utilizou-se SHC (Simulador para HDC) com esta finalidade. O SHC é um simulador que tem como entrada uma linguagem de descrição de hardware HDC, e que permite a simulação de diversas arquiteturas, a partir de descrições tão próximas da implementação física dos circuitos quanto necessário (dentro dos níveis de descrição permitidos pela linguagem HDC). / The main subject of this work is the comparative study of several architectures for control unit implementation. Meanwhile a structural domain synthesis strategy is proposed. A general description of digital systems is presented, which focuses the followings aspects: classification, implementation, design methodologies and the use of interpretation levels. Controllers' architectures are developed with several combinatorial components, associated to memory elements, which realize a finite state machine. The knowledge of digital circuits characteristics, as well as the automatic generation tools available, can help to choose the best control architecture iJ use in integrated circuits implementation. Control unit and execution unit circuits division is a designer's decision. This choice can be oriented according to some parameters, usually related to systems' complexity. Algorithms can be classified by their complexity, length of instruction word, number of commands that will act in the execution unit and other parameters. This classification allows to group algorithms in sets. When some implementation of control unit architecture is selected, any algorithm of a given set will present similar results in terms of area, performance, flexibility and so on. Then it becomes possible to select architectures that are more suited to implement circuits showing common characteristics. Several architectures for control unit implementation are presented, demonstrating advantages and drawbacks of each one. Two digital circuits are used (in this case microprocessors) as examples, illustrating these architectures implementation. The comparison between architectures has to be done with tools that allow the evaluation of each implementation method and circuit verification. Each example was simulated by SHC (HDC Simulator). SHC is a simulator which has, as an input, the HDC hardware description language. This simulator allows architecture simulation by descriptions as close to physical circuit implementation as needed (inside the available HDC description levels).

O Projeto T&D-Bench (Teaching and Design Workbench) tern como objetivo fornecer um ambiente didático para fins de avaliação de desempenho de processadores utilizando modelagem e simulação interativas visuais. A aplicação dos conceitos de orientação a objetos (abstração, encapsulamento, herança e polimorfismo) em modelagem de hardware vem sendo amplamente discutida na literatura. Entre os benefícios que este paradigma traz para os modelos de hardware pode-se citar: maior responsabilidade dos modelos, melhor documentação e facilidade de manutenção. O ambiente SIMOO é composto por uma biblioteca de classes e por uma ferramenta gráfica (MET - Model Edition Tool). Este ambiente, utilizado como plataforma para o desenvolvimento deste trabalho, é um ambiente genérico para modelagem e simulação de sistema discretos no qual os modelos sAo construídos de maneira hierárquica e utilizam os conceitos de orientação a objetos como metodologia de projeto e implementação. Este trabalho é a primeira etapa de desenvolvimento do projeto T&D-Bench e iniciou com a modelagem dos processadores Intel 8051 e DLX. Com isso foi possível identificar componentes de arquitetura de processadores que pudessem ser generalizados. As classes genéricas, juntamente com um conjunto de classes para visualização e interação implementadas especialmente para atender as necessidades iniciais do projeto T&D-Bench, foram utilizadas para refazer os modelos dos processadores citados anteriormente e para servir como base para a modelagem do processador PowerPC. Com isso, pode-se fazer uma analise sobre a utilização do paradigma de orientação a objetos em modelagem de processadores e sobre a utilização do ambiente SIMOO para modelagem de hardware. Este trabalho também ajudou na validação do ambiente SIMOO. / The goal of the T&D-Bench (Teaching and Design Workbench) project is to supply a didactic environment for evaluating the performance of processors by using visual interactive modelling and simulation. The application of object-orientation concepts (abstraction, encapsulation, inheritance and polymorphism) in hardware design is being discussed thoroughly in the literature. Among the benefits that this paradigm brings to the hardware modeling we can mention: greater model reusability, better documentation and easier maintenance. The SIMOO environment is composed by a library of classes and a graphic tool (MET - Model Edition Tool). This environment, used as platform for the development of this work, is a generic environment for design and simulation of discrete systems, in which the models are built in a hierarchical way and use the object-orientation concepts as project and implementation methodology. This work is the first stage of development of the T&D-Bench project and began with the design of the Intel 8051 and DLX processor models. This made possible to identify components of processor architectures that could be generalized. The generic classes, together with a set of classes for visualization and interaction specially implemented to assist T&D-Bench's initial needs, were used to redesign the models of the previously mentioned processors and to serve as a base for the design of the PowerPC processor model. With that, it was possible to analyze the use of the object-orientation paradigm in designing processors and the use of the SIMOO environment for hardware design. This work also helped in the validation of the SIMOO environment.