Cette recherche part de la problématique concernant les puissances des rencontres entre l’art et l’enfance afin de penser le soi. Pour ce faire, nous nous appuyons sur la perspective théorique des dernières études de Michel Foucault, où l’auteur s’est penché sur la constitution du sujet dans l’Antiquité Classique. C’est ainsi donc – à partir de l’étude des techniques de soi gréco-romaines, notamment celles liées à l’écriture de soi – que l’on vise à penser les formes de rapport à soi actuellement possibles à travers les liens entre l’art et l’enfance. Plus précisément, nous avons pour but de discuter les manières dont il est possible de parler, penser, écrire et créer des images de soi aujourd’hui dans un contexte scolaire – particulièrement en ce qui concerne l’école maternelle – tout en dialoguant avec des oeuvres d’artistes contemporains insérées dans des pratiques pédagogiques et méthodologiques de recherche. Pour cela, nous avons sélectionné certains artistes qui réalisent, en quelque sorte, un travail sur eux-mêmes à partir de la création d’images, à savoir José Leonilson, Arthur Bispo do Rosário, Anna Bella Geiger et Rosana Paulino. Le choix de ces artistes est en effet dû au fait que tous ont en commun une relation particulière avec eux-mêmes, basée sur le geste comme un moyen d’enregistrement de soi dans les matières ordinaires de tous les jours. Méthodologiquement, dans un processus de composition en tant qu’enseignante et chercheuse, sept propositions pédagogiques et méthodologiques ont été organisées ayant pour base des oeuvres produites par ces artistes. Ces propositions ont été ensuite déployées et mises en service dans 12 regroupements avec un groupe de 13 enfants, âgées entre 5 et 6 ans, dans une école publique à Porto Alegre, de septembre jusqu’à décembre 2015. J’ai attribué à ces regroupements – situés à la confluence de l’art et de l’enfance – le nom d’imagialogues (images + dialogues, conversadorias en portugais): ce concept a été pensé à la lumière du processus de constitution en tant que curateur éducatif, c’est-à-dire de transposition de l’activité de curateur artistique au contexte éducationnel. Cela consiste à mettre en débat de différents objets artistiques, ainsi que de documents visuels, d’oeuvres d’art et même ce qui est produit en salle de classe dans le but de faire ressortir des relations encore inexistantes entre eux. Le matériel produit a été analysé à partir de deux discussions: la première portait sur la façon dont les images photographiques pourraient, dans leurs lacunes, représenter l’absence d’images. Contrairement à ce qui pourrait se définir comme quelque chose de négatif ou encore sur le point d’être achevé, ces absences ont été prises comme une métaphore pour la réflexion sur les relations particulières entre les enfants, le soi et l’autre : un autre absent, mais pas moins actif. La deuxième discussion a dégagé les moyens possibles d’établir des relations avec le temps et les images dans la contemporanéité, exprimée dans les gestes des enfants et dans leurs façons de se rapporter aux matières et événements quotidiens, axés sur le lien entre le tangible et l’intangible, entre l’éphémère et le permanent. Pour conclure, nous avons parié sur la puissance de l’art pour la production d’images uniques qui permettent la création et l’intensification des relations des enfants avec eux-mêmes et avec les autres: autrement dit, des images de soi. / A presente investigação parte do questionamento a respeito das potências dos encontros entre arte e infância para pensar o si mesmo. Para tanto, temos com horizonte teórico os últimos estudos de Michel Foucault, nos quais o autor se debruça sobre a constituição do sujeito na Antiguidade Clássica. É, portanto, a partir do estudo das técnicas de si greco-romanas, precisamente aquelas ligadas à escrita de si, que se busca pensar as possíveis formas de relação consigo hoje, por meio das relações entre arte e infância. Mais precisamente, o objetivo desta pesquisa é discutir de que maneiras é possível, hoje, falar, pensar, escrever e criar imagens de si no contexto escolar – particularmente, no da educação infantil – em diálogo com obras de artistas contemporâneos inseridas em práticas pedagógicas e metodológicas de pesquisa. Para isso, foram selecionados alguns artistas que, de certa forma, realizam um trabalho sobre si mesmos a partir da criação de imagens: José Leonilson, Arthur Bispo do Rosário, Anna Bella Geiger e Rosana Paulino. A escolha desses artistas se deve ao fato de que todos eles têm em comum uma relação particular consigo calcada no gesto, como forma de inscrição de si nas matérias ordinárias do cotidiano. Metodologicamente, no processo de se compor como professora e investigadora, foram organizadas sete proposições pedagógico-metodológicas com base em obras produzidas por esses artistas. Tais proposições foram desdobradas e postas em funcionamento em 12 encontros com um grupo de 13 crianças, em idades entre 5 e 6 anos, em uma escola de municipal de ensino fundamental da rede pública de Porto Alegre, de setembro a dezembro de 2015. Atribuí a esses encontros – radicados no cruzamento entre arte e infância – o nome de conversadorias: são desdobramentos de um conceito de curadoria educativa e consistem em colocar em debate distintos objetos artísticos, materiais visuais, obras de arte e o próprio material que é produzido em sala de aula, no intuito de dar a ver relações ainda inexistentes entre eles. O material produzido foi analisado a partir de duas discussões: a primeira delas tratou das formas pelas quais as imagens fotográficas poderiam, em suas lacunas, dar a ver imagens de ausências. Menos do que se configurarem como algo negativo ou em vias de ser completado, as ausências foram tomadas como metáfora para pensar as relações particulares entre as crianças, o si mesmo e o outro: um outro ausente, mas nem por isso menos atuante. A segunda discussão privilegiou as possíveis formas de estabelecer relações com o tempo e com as imagens na contemporaneidade, expressas nos gestos das crianças e nos modos de se relacionarem com as matérias e com os eventos cotidianos, pautados no elo entre o tangível e o intangível, entre o efêmero e o permanente. Como conclusão, o trabalho de pesquisa apostou em favor da potência da arte para a produção de imagens singulares que permitam a criação e intensificação das relações das crianças consigo e com os outros: em outras palavras, imagens de si.

Les technologies SOI partiellement désertées (PD-SOI), permettent de gagner en performances ou en consommation dynamique, par rapport à leur équivalent sur substrat massif (BULK). Leur inconvénient principal est la consommation statique qui est bien supérieure, en raison principalement de l'effet de body flottant de ses transistors. Ce travail propose une technique de réduction de la consommation statique, pour la technologie PD-SOI, basée sur le principe des interrupteurs de puissance. Un nouveau facteur de mérite recherchant le meilleur compromis entre vitesse, courant de fuite et surface est introduit pour la sélection du meilleur interrupteur de puissance. L'interrupteur de puissance proposé apporte par rapport à une solution de référence, et pour le même courant de fuite en mode éteint, une réduction de la résistance équivalente en mode passant de 20%. Les tests comparatifs sur Silicium de blocs LDPC incluant ces montages montrent, entre PD-SOI et BULK, un gain de 20% en vitesse pour la même tension d'alimentation, une réduction de 30% de la consommation dynamique pour la même vitesse et une division par 2 de la consommation statique. Enfin, une bascule de rétention, élément à associer aux interrupteurs de puissance, optimisée pour le PD-SOI, est proposée. Cette bascule est conçue de manière robuste et peu fuyante. / Partially depleted SOI technologies (PD-SOI), offer advantages in terms of speed and dynamic power consumption compared to bulk technologies. The main drawback of the PD-SOI technology is its static power consumption, which is higher than bulk one. It is due to the floating body of its transistors. This work presents a new static power consumption design technique based on power switches. A new factor of merit is introduced selecting the power switch with the best trade-off in terms of leakage current, speed and area. A new power switch brings, in comparison to a reference solution, a reduction of 20% of the ON mode equivalent resistance for the same OFF mode leakage current PD-SOI Silicon validation test chips include LDPC bloc supplied by the proposed solution. Comparing to the bulk technology, a speed gain of 20% is measured for the same voltage supply and a dynamic power consumption reduction of 30% at same speed is achieved. This solution allows reducing by 2 the static power consumption. Finally, a retention flip-flop associated to the implementation of power switches and optimized in PD-SOI is proposed. This flip-flop is designed to be robust with a low leakage current.

> Ce manuscrit présente une étude théorique et expérimentale effectuée sur des transistors MOSFET d’une> technologie avancée de type FD SOI (complètement déserté silicium sur isolant). Des mesures électriques> combinées avec des modélisations ont été effectuées dans le but d’apporter des explications sur des phénomènes> liés à réductions des dimensions des transistors. Ce travail de thèse donne une réponse partielle de l’impact de ces> aspects sur les paramètres électrique ainsi que les paramètres de transport." / This manuscript presents a theoretical and experimental study carried out on advanced technology the FD SOI MOSFETs (Fully Depleted Silicon On Insulator MOSFET’s). Electrical measurements combined with modeling were performed with an aim of bringing explanations of phenomena related to the dimension reduction in these structures. This work gives an answer of the impact of these aspects on the electrical parameters and on the carriers transport in the channel.

Este trabalho apresenta um estudo do efeito do substrato em transistores SOI de camada de silício e óxido enterrado ultrafinos (Ultra Thin Body and Buried Oxide - UTBB). A análise do trabalho foi realizada baseando-se em modelos teóricos, simulações numéricas e medidas experimentais. Experimentalmente pode-se notar que a presença do plano de terra (Ground Plane, GP) abaixo do óxido enterrado elimina e/ou minimiza alguns efeitos indesejados do substrato, tais como a variação do potencial na terceira interface (óxido enterrado/substrato). A densidade de armadilhas de interfaces (Nit) foi um parâmetro importante no ajuste da simulação para se obter curvas de corrente de dreno (IDS) em função da tensão de porta (VGF) e em função da tensão de substrato (VGB) similares às experimentais. As densidades de armadilhas de interface da primeira e da segunda interface foram ajustadas para o valor de 2x1011eV-1cm-2 depois de analisadas as curvas experimentais. Assim, a partir dessas simulações pode-se notar que o modelo usado no simulador era compatível com os resultados experimentais, com erro menor que 10%. Observou-se que o modelo analítico de efeito do substrato proposto por Martino et al. para transistores SOI totalmente depletados com camadas de silício mais espessas (acima de 40 nm) pode ser utilizado para dispositivos UTBB SOI de canal longo (10 m) até a segunda interface (camada de silício/óxido enterrado) entrar em inversão, quando o modelo perde a validade. Utilizando o modelo analítico também foi possível determinar os valores de tensão de substrato máximo (VGBmax) e mínimo (VGBmin), que determinam a tensão que, aplicada no substrato, mudam o estado da terceira interface de inversão para depleção (VGBmin) e de depleção para acumulação (VGBmax). Os valores de VGBmax variaram de 0,57 V à 0,75 V e os de VGBmin de -0,08 V à -3,39 V. O modelo analítico utilizado tem uma concordância ainda maior (menor que 10%) para transistores de canal curto (L=70 nm) em relação ao de canal longo (L=10m), provavelmente devido ao acoplamento eletroestático de fonte/dreno e 6 canal que posterga a formação da camada de inversão da terceira interface, ampliando a faixa de validade do mesmo. Por meio das simulações numéricas também foi possível analisar a concentração de elétrons ao longo do canal do transistor. Observou-se que a condição de polarização da terceira interface (óxido enterrado/substrato) tem grande influência no comportamento da segunda interface (camada de Silício/óxido enterrado) e da primeira (óxido de porta/camada de Silício) nos transistores UTBB SOI. Quando a terceira interface (óxido enterrado/substrato) está em acumulação, a primeira interface possui uma concentração de elétrons menor que a segunda interface, caracterizando assim, uma condução maior pela segunda interface. O simulador também foi utilizado para analisar o potencial interno do transistor ao longo da profundidade. Foram feitas simulações com e sem GP e variando-se a temperatura de operação dos transistores. Foi observado que quanto maior a temperatura de operação, os efeitos do substrato são minimizados devido à diminuição do nível de Fermi. Com a presença do GP a queda de potencial no substrato é praticamente zero enquanto nos dispositivos sem GP variam entre 0,2V e 0,6V. Como nos dispositivos com GP a queda do potencial no substrato é praticamente zero, a queda nos óxidos aumentou em relação aos dispositivos sem GP, podendo causar problemas de confiabilidade. / This work presents a study of the substrate effect on Ultra Thin Body and Buried Oxide (UTBB) SOI transistors. The work analysis was performed based on theoretical models, numerical simulations and experimental measurements. Experimentally, it is possible to notice that the presence of the ground plane implantation (GP) below the buried oxide eliminates and/or minimizes some undesirable effects of the substrate, as the variation of potential drop on third interface (buried oxide/substrate). The interface trap density (Nit) was an important parameter on simulation adjustment to obtain drain current curves as function of front gate bias and back gate bias close to the experimental. The interface trap density of the front and back interface were adjusted to the value of 2x10¹¹ e V-1 cm-2 after the experimental curves were analyzed. So from these simulations, it can be verified that the model used in the simulator was compatible with the experimental results, with error < 10%. It is noted that the analytic model proposed by Martino et al. to analyze the substrate effect for fully depleted SOI transistor with thicker silicon thickness (above 40 nm) is useful for UTBB SOI devices with long channel (L=10 m) until the back interface reach the inversion, when the model is no longer valid. Using the analytic model, it was also possible to determine the values of VGBmax and VGBmin, which represents the back voltage required to change de third interface from inversion to depletion mode (VGBmin), and the depletion to accumulation mode (VGBmax). The value of VGBmax ranged from 0,57 V to 0,75 V and for VGBmin ranged from -0,08 V to -3,39 V. The analytic model has more agreement for short channel (L = 70nm) transistor than the longer one (L = 10m), probably due to the electrostatic coupling between de drain/source and the channel that delays the formation of inversion channel on third interface extending the validity range of the model. By the numerical simulation, it was possible to analyze the electron concentration along the transistor. It was observed that the mode of the third 8 interface influences directly the condition of the back and front interfaces on UTBB SOI transistor. When the third interface is in accumulation mode, the front interface has an electron concentration lower than the back interface, so the current flows mainly on the back interface. This makes the value of the front threshold voltage is less than the analytic model, once the model is valid only if while the back interface is on depletion mode. The numerical simulation was also used to analyze the potential drop on SOI transistor. Simulation was performed with and without GP and varying the temperature. It was observed that for higher temperature, the substrate effect was minimized dur to the decrease of the Fermi level towards the mid-band. With GP, the substrate potential drop is almost zero, while on devices without GP it changes from 0,2 V to 0,6 V For devices with GP the potential, as the drop on substrate is almost zero, the potential drop on front and buried oxide increases, which can causes reliability problems.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

Neste trabalho é desenvolvido de forma inédita no Brasil um processo simples de fabricação de transistores FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) com porta de silício policristalino, para servir como base para futuros desenvolvimentos e, também, com finalidade de educação em microeletrônica. É proposta uma sequência de etapas de fabricação necessárias para a obtenção do dispositivo FD SOI nMOSFET, usando apenas 3 etapas de fotogravação e usando o óxido enterrado, intrínseco à tecnologia SOI, como região de campo, objetivando a obtenção do processo mais simples possível e eficiente. São apresentados os procedimentos detalhados de todas as etapas de fabricação executadas. Para obtenção da tensão de limiar de 1V foram fabricadas amostras com 2 doses diferentes de implantação iônica, 1,0x1013cm-2 e 1,2x1013cm-2. Estas doses resultaram em tensões de limiar (VTH) de 0,72V e 1,08V; respectivamente. Como esperado, a mobilidade independente de campo (0) é maior na amostra com dose menor, sendo de 620cm²/Vs e, para a dose maior, 460cm²/Vs. A inclinação de sublimiar é calculada através da obtenção experimental do fator de acoplamento capacitivo () 0,22; para as duas doses, e resulta em 73mV/déc. O ganho intrínseco de tensão (AV) mostrou-se maior na amostra com maior dose em função da menor condutância de saída, sendo 28dB contra 26dB para a dose menor, no transistor com L=40m e W=12m. Desta forma foi possível implementar uma sequência simples de fabricação de transistores SOI, com resultados elétricos relevantes e com apenas 3 etapas de fotogravação, fato importante para viabilizar seu uso em formação de recursos humanos para microeletrônica. / In this work is developed in an unprecedented way in Brazil a simple process of manufacturing transistors FD SOI nMOSFET (Fully-Depleted Silicon-On-Insulator) with gate polysilicon, to serve as the basis for future developments and also with the purpose of education in microelectronics. A sequence of manufacturing steps necessary for obtaining FD SOI nMOSFET device is proposed, using only three photolithographic steps and using the buried oxide, intrinsic to SOI technology such as field region, aiming to get the simplest possible and efficient process. All the detailed manufacturing steps performed procedures are presented. To obtain the threshold voltage of 1V samples with 2 different doses of ion implantation (1.0x1013cm-2 and 1.2 x1013cm-2) were fabricated. These doses resulted in threshold voltages (VTH) of 0.72 V and 1.08 V, respectively. As expected, mobility independent of field (0) is higher in the sample with the lowest dose, 620cm²/Vs, and for the higher dose, 460cm²/Vs. The subthreshold slope is calculated by obtaining experimental capacitive coupling factor () 0.22, for both doses and results in 73mV/déc. The intrinsic voltage gain (AV) was higher in the sample with a higher dose due to lower output conductance, 28dB against 26dB to the lowest dose, to the transistor with L = W = 40m and 12m. This made it possible to implement a simple sequence of manufacturing SOI transistors with relevant electrical results and with only 3 steps photolithographic important fact to enable their use in training human resources for microelectronics.

Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma célula de memória 1T-FBRAM (single transistor floating body random access memory). A memória em questão trata-se de uma evolução das memórias 1T1C-DRAM convencionais formada, porém, de apenas um transistor, sendo o próprio transistor o responsável pelo armazenamento da informação por meio do efeito de corpo flutuante. Assim, foram realizadas simulações numéricas bidimensionais, obtendo-se curvas dinâmicas e, a partir destas, foi possível extrair e analisar alguns dos principais parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Foram estudadas as polarizações da célula de memória. Dentre as possíveis maneiras de programação do dado 1 desta tecnologia foram abordadas neste trabalho a programação pelos métodos GIDL (Gate Induced Drain Leakage) e BJT (Bipolar Junction Transistor). Pelo método de escrita por GIDL foi possível operar a célula de memória em alta velocidade sem dissipar potência expressiva. Mostrou-se que esse método é bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se maior estabilidade na operação de leitura quando esta é polarizada no ponto ZTC (Zero Temperature-Coefficient) devido ao nível de corrente do dado 0 ficar estável mesmo com a variação da temperatura. Pelo método de escrita por BJT, estudou-se a influência das espessuras do filme de silício e também do óxido enterrado, notou-se uma forte dependência da tensão mínima de dreno para a programação do dado 1 em função destas espessuras e também em função da temperatura. Conforme a espessura do filme de silício torna-se mais fina, a tensão de disparo aplicada ao dreno aumenta devido ao maior acoplamento. Porém, observou-se que o nível da tensão de disparo do dreno pode ser modulada através da tensão aplicada ao substrato, tornando possível operar a célula em uma tensão de disparo menor aumentando a vida útil do dispositivo. Quanto à temperatura, com o seu aumento observou-se que a tensão mínima de dreno necessária para disparar a escrita do dado 1 diminuiu favorecendo a programação da célula. Porém o tempo de retenção é prejudicado (torna-se menor) por causa do aumento da corrente de fuga na junção PN. Na análise sobre o impacto que a primeira e a segunda porta causam na margem de sensibilidade de corrente e no tempo de retenção, verificou-se que dependendo da tensão aplicada à porta durante a condição de armazenamento do dado, o tempo de retenção pode ser limitado ou pela geração ou pela recombinação dos portadores (lacunas). Notou-se que há um compromisso entre a obtenção da melhor margem de sensibilidade de corrente e o melhor tempo de retenção. Como o tempo retenção é um parâmetro mais crítico, mais atenção foi dada para a otimização deste. Concluiu-se nesta análise que a melhor polarização para reter o dado por mais tempo é a primeira interface estar em modo acumulação e a segunda em modo depleção. No estudo da polarização de dreno durante a operação de leitura, observou-se que quando aplicado alta tensão de dreno é obtido alta margem de sensibilidade, porém ao mesmo tempo esta polarização prejudica o dado 0 devido ao alto nível de geração de lacunas induzidas pela ionização por impacto, o qual diminui o tempo de retenção e destrói o dado 0 quando operações de múltiplas leituras são realizadas. Já para baixo nível de tensão de dreno durante a leitura notou-se que é possível realizar múltiplas operações de leitura sem perder o dado armazenado e também maior tempo de retenção foi obtido. / In this study was analyzed the behavior of one transistor called UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single Transistor Floating Body Random Access Memory). This memory device is an evolution from conventional memories 1T1C-DRAM, however formed by only one transistor, the device itself is responsible for the storage of the information through the floating body effect. Thus two dimensional simulations were performed, where were obtained dynamic curves, and from these curves it was possible to extract and analyze some of the main parameters, such as, trigger drain voltage, sense margin current, read window, and the retention time, beyond the mechanisms in each state of memory (write, read and hold). Among the possible ways to program the data 1 in this technology were used the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction Transistor). By the GIDL method it was possible to operate the memory cell at high speed without spending significant power, showing that this method is very promising for low-power high-speed. Furthermore, greater stability was obtained in read operation when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level of datum \'0\' remain stable even with temperature variation. By the BJT method, it was studied the influence of the silicon film thickness and the buried oxide thickness, and it was noted a strong dependence on minimum drain voltage for programming the data \'1\' as a function of both thicknesses. As the thickness of the silicon film becomes thinner, the trigger drain voltage increases due to stronger coupling. However, it was observed that the level of the trigger drain voltage can be modulated by the substrate bias in this way it is possible to operate the cell with lower voltage avoiding the damage and increasing the lifetime of the device. About the temperature, with its increase it was observed that the minimum drain voltage required to trigger the writing datum \'1\' decreased favoring the programming the cell. However the retention time is harmed (becomes smaller) due to the increment of leakage current in the PN junction. Analyzing the impact of the first and second gate on sense margin current and retention time, it was verified that depending on the voltage applied to the gate during the hold condition, the retention time may be limited by the generation or recombination of the carriers (holes). It was noted that there is a compromise between obtaining the best sense margin current and the best retention time. Since the retention is the most critical parameter, more attention should be given in order to obtain the optimization of this latter. It is concluded in this analysis that the best bias to retain the datum for longer time is the first interface being in accumulation mode and the second in depletion mode. In the study of biasing the drain during the read operation, it has been observed that the use of high drain voltage provides high sense margin, but at the same time, this polarization affect the data \'0\' due to high level of holes generation induced by impact ionization, which shortens the retention time and destroys the data \'0\' in multiple read operations. However, for low drain voltage during read operations it was possible to perform multiple read operations without losing the stored data and also higher retention time was obtained.

La réalisation de l’expression artistique n’a jamais été si « facile » qu’aujourd’hui, et les enjeux de la création n’ont jamais été si « banals ». Il existe divers moyens pour satisfaire nos désirs expressifs, tels des moyens traditionnels et contemporains. Malgré cette facilité, nous avons peu de possibilité pour devenir un artiste célèbre. Nous sommes aujourd’hui bien conscients de cette situation difficile jusqu’à ce que nous soyons même parfois désespérés vis-à-vis de ce nouvel environnement médiatisé.Cependant, selon les recherches archéologiques, cette situation n’est pas nouvelle ni particulière. L’art est depuis toujours un moyen possible pour surmonter des problèmes personnels. En cherchant une expérience partageable avec les autres, nous bénéficions de l’utilité de l’art pour sublimer la difficulté de la vie.Le monde caractérisé par sa nature « mobile » et « liquide », donne naissance à l’art contemporain qui met souvent en lumière la question de l’intimité. Sa signification est en fait liée à l’universalité, qui semble pourtant s’éloigner de la notion d’égoïsme et d’individualité.Cette thèse a pour but de considérer l’exposition de soi « plurielle » pratiquée à l’époque « mobile » et « liquide », afin de comprendre la véritable signification de l’acte expressif. À travers l’observation des réalisations artistiques telles la photographie, la mode, la littérature et d’autres créations, je fonde une étude sur l’esthétique de l’exposition de soi non seulement par les artistes mais aussi par les amateurs, pour interpréter son utilité des points de vue sémiologique, phénoménologique, archéologique, anthropologique et esthétique. / Artistic expression has have never been easier to carry out than today. Engaging in creation has even become a mundane, commonplace undertaking. We have a vast array of mediums available to us to satisfy our desire for self-representation, including traditional and modern medias and advanced technologies. Despite this ease of access to platforms for self-expression, creators have no chance of becoming a celebrated artist. Facing this truth during our everyday interactions online and with modern media leads us to feel rather disheartened with today's media environment. However, from historical point of view, today's context of creative work and exposition is neither new nor unique. Art has always been one possible way to process or overcome personal problems. In our search for shared experiences with others, art is useful in easing life's difficulties.Today’s world, characterized by its "fluid" and “mobile” nature, is giving birth to a contemporary art that often highlights the question of intimacy. Its significance is universal, while being distant from notions of egoism and individualism.This thesis aims to consider “plural” self-representations practiced in our “fluid” and “mobile” world, in order to better understand the importance of expressive acts. Through the careful study of artistic activities such as photography, fashion, literature and other domains, I present a study on self-representation and exposition, found in both professional and amateur creative activities, to interpret how self-representation and exposition is useful and even essential, from semiological, phenomenological, archeological, anthropological and aesthetic points of view.

Ce mémoire a poux objectif d'évaluer l'importance de l'estime de soi sociale, des croyances irrationnelles et de la perception de l'efficacité personnelle sociale dans la phobie sociale. Ces variables sont mesurées auprès de trois groupes de personnes : un groupe dont le diagnostic principal est celui de phobie sociale ; un groupe dont le diagnostic principal est celui de trouble panique avec ou sans agoraphobie et sans présence de diagnostic secondaire de phobie sociale ; et un autre groupe ne présentant aucun diagnostic sur l'axe I. Les résultats montrent que les participants présentant un diagnostic principal de phobie sociale ont une estime de soi sociale et une perception d'efficacité personnelle sociale significativement plus faibles que les participants des deux autres groupes. De plus, les résultats révèlent que ce même groupe démontre significativement plus de croyances irrationnelles sociales que les deux autres groupes. Enfin, les résultats démontrent que l'échelle mesurant la perception de l'efficacité personnelle sociale est celle qui discrimine le mieux les trois groupes de participants.

Dans la présente recherche, de nature exploratoire, nous avons étudié l'étape de sélection des issues possibles au choix en fonction d'une attitude transgressive et d'une attitude de cohérence exclusive par rapport au concept de soi, et nous avons examiné ces attitudes en rapport avec le niveau d'estime de soi du sujet. L ' expérimentation a été effectuée à partir d'un échantillon de soixante-quinze (75) sujets de 18 à 30 ans sans emploi. Les analyses statistiques n'ont permis d'observer aucune différence significative entre les sujets qui ont une estime de soi é levée et ceux qui ont une estime de soi faible quant à leur capacité d'envisager des issues de transgression, pas plus qu'elles n'ont révélé de liens significatifs entre le niveau d'estime de soi du sujet et une attitude de cohérence exclusive. La discussion a porté sur certains éléments de méthodologie qui ont pu affecter les résultats ainsi que sur certaines recommandations que suggèrent ces résultats. / Québec Université Laval, Bibliothèque 2016