Esta dissertação é composta de duas partes principais em que apresenta, em sua primeira parte, o desenvolvimento de uma arquitetura de hardware para compensação de movimento para decodificadores de vídeo segundo o padrão H.264/AVC. A segunda parte apresenta a modelagem de uma arquitetura de hardware para codificação de vídeo segundo o mesmo padrão. Também são apresentados os conceitos básicos da codificação e decodificação de vídeo digital segundo o padrão H.264/AVC. A arquitetura desenvolvida para compensação de movimento, denominada HP422- MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), baseada na arquitetura MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007), suporta o conjunto de ferramentas da compensação de movimento para o perfil High 4:2:2 do H.264/AVC. Esta arquitetura está particionada em três blocos principais: Preditor de Vetores de Movimento, Acesso à Memória e Processador de Amostras. Esses blocos funcionam na forma de um pipeline, existindo buffers entre os mesmos para armazenar os resultados intermediários. A descrição foi desenvolvida com a linguagem VHDL e alcança desempenho para decodificar, em tempo real, vídeos HDTV 1920x1080 a 30 quadros por segundo. Na literatura atual não foi encontrada nenhuma solução detalhada para a compensação de movimento no perfil High 4:2:2 do padrão H.264/AVC. Uma nova estrutura para interpolação de amostra na compensação de movimento foi proposta, sendo que sua versão para o Perfil Main se mostra 17% mais compacta, em termos de gates, que a solução mais compacta encontrada na literatura, sem degradação de performance. A segunda parte do texto detalha a modelagem de uma arquitetura de codificação de vídeo segundo o H.264/AVC. A descrição utiliza a linguagem SystemC e consumiu aproximadamente 15.000 linhas de código. Seu projeto foi desenvolvido com o objetivo de codificar vídeo H.264/AVC segundo o perfil Main do padrão com desempenho para codificar vídeos 1920x1080 em tempo real, a 30 quadros por segundo. A modelagem alcançou o objetivo principal de chegar a uma implementação funcional de um codificador, embora assumindo diversas restrições de codificação, permitindo a caracterização temporal e de comunicação do codificador. Dessa forma, o modelo se mostra uma poderosa ferramenta para o desenvolvimento do sistema de codificação em HW, desde a etapa de projeto até a verificação final. Não foi encontrado na literatura, até o presente momento, nenhum trabalho que descreva uma modelagem em alto nível de um hardware para o codificador, ou mesmo para o decodificador, de vídeo H.264/AVC. / This thesis is comprised by two main parts that present, in the first part, the development of a motion compensation hardware architecture for video decoders in compliance with the H.264/AVC standard. The second part presents a hardware architecture modeling for a video encoder compliant to the same video standard. The digital video coding basics in the H.264/AVC standard are also reviewed. The developed motion compensation hardware architecture, named HP422-MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), is based on the MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007) architecture. It supports the motion compensation toolset for the H.264/AVC High 4:2:2 profile. This architecture is divided in three main modules: Motion Vector Predictor, Memory Access and Sample Processor. These modules work in a pipeline and are interfaced by buffers to store the intermediate data. The architecture was described in the VHDL language and reaches the required throughput for real time decoding of HDTV 1920x1080 video sequences at 30 frames per second. In the current literature another detailed motion compensation solution for the H.264/AVC High 4:2:2 could not be found. A new filtering organization for the motion compensation sample interpolator was proposed and its Main profile version reduces 17% the gate count in comparison to the smallest solution found in the literature, without any performance degradation. The second part of the thesis details the modeling of a hardware architecture for a video encoder for the H.264/AVC standard. The model was described in SystemC language and used 15,000 source code lines. The project was designed for real time encoding of Main profile H.264/AVC for 1920x1080 video sequences at 30 frames per second. The model supported the main objective which was to obtain a functional encoder implementation, despite of the several encoding restrictions, permitting the temporal and communications characterization of the encoder. The model is presented as a powerful tool for the hardware video encoder development, as it is useful from the initial design to the final verification. No other hardware encoder or decoder modeling description was found in the current literature for the H.264/AVC video coding standard.

Esta dissertação é composta de duas partes principais em que apresenta, em sua primeira parte, o desenvolvimento de uma arquitetura de hardware para compensação de movimento para decodificadores de vídeo segundo o padrão H.264/AVC. A segunda parte apresenta a modelagem de uma arquitetura de hardware para codificação de vídeo segundo o mesmo padrão. Também são apresentados os conceitos básicos da codificação e decodificação de vídeo digital segundo o padrão H.264/AVC. A arquitetura desenvolvida para compensação de movimento, denominada HP422- MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), baseada na arquitetura MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007), suporta o conjunto de ferramentas da compensação de movimento para o perfil High 4:2:2 do H.264/AVC. Esta arquitetura está particionada em três blocos principais: Preditor de Vetores de Movimento, Acesso à Memória e Processador de Amostras. Esses blocos funcionam na forma de um pipeline, existindo buffers entre os mesmos para armazenar os resultados intermediários. A descrição foi desenvolvida com a linguagem VHDL e alcança desempenho para decodificar, em tempo real, vídeos HDTV 1920x1080 a 30 quadros por segundo. Na literatura atual não foi encontrada nenhuma solução detalhada para a compensação de movimento no perfil High 4:2:2 do padrão H.264/AVC. Uma nova estrutura para interpolação de amostra na compensação de movimento foi proposta, sendo que sua versão para o Perfil Main se mostra 17% mais compacta, em termos de gates, que a solução mais compacta encontrada na literatura, sem degradação de performance. A segunda parte do texto detalha a modelagem de uma arquitetura de codificação de vídeo segundo o H.264/AVC. A descrição utiliza a linguagem SystemC e consumiu aproximadamente 15.000 linhas de código. Seu projeto foi desenvolvido com o objetivo de codificar vídeo H.264/AVC segundo o perfil Main do padrão com desempenho para codificar vídeos 1920x1080 em tempo real, a 30 quadros por segundo. A modelagem alcançou o objetivo principal de chegar a uma implementação funcional de um codificador, embora assumindo diversas restrições de codificação, permitindo a caracterização temporal e de comunicação do codificador. Dessa forma, o modelo se mostra uma poderosa ferramenta para o desenvolvimento do sistema de codificação em HW, desde a etapa de projeto até a verificação final. Não foi encontrado na literatura, até o presente momento, nenhum trabalho que descreva uma modelagem em alto nível de um hardware para o codificador, ou mesmo para o decodificador, de vídeo H.264/AVC. / This thesis is comprised by two main parts that present, in the first part, the development of a motion compensation hardware architecture for video decoders in compliance with the H.264/AVC standard. The second part presents a hardware architecture modeling for a video encoder compliant to the same video standard. The digital video coding basics in the H.264/AVC standard are also reviewed. The developed motion compensation hardware architecture, named HP422-MoCHA (High Profile 4:2:2 Motion Compensation Hardware Architecture) (ZATT, 2008), is based on the MoCHA (Motion Compensator Hardware Architecture) (AZEVEDO, 2007) architecture. It supports the motion compensation toolset for the H.264/AVC High 4:2:2 profile. This architecture is divided in three main modules: Motion Vector Predictor, Memory Access and Sample Processor. These modules work in a pipeline and are interfaced by buffers to store the intermediate data. The architecture was described in the VHDL language and reaches the required throughput for real time decoding of HDTV 1920x1080 video sequences at 30 frames per second. In the current literature another detailed motion compensation solution for the H.264/AVC High 4:2:2 could not be found. A new filtering organization for the motion compensation sample interpolator was proposed and its Main profile version reduces 17% the gate count in comparison to the smallest solution found in the literature, without any performance degradation. The second part of the thesis details the modeling of a hardware architecture for a video encoder for the H.264/AVC standard. The model was described in SystemC language and used 15,000 source code lines. The project was designed for real time encoding of Main profile H.264/AVC for 1920x1080 video sequences at 30 frames per second. The model supported the main objective which was to obtain a functional encoder implementation, despite of the several encoding restrictions, permitting the temporal and communications characterization of the encoder. The model is presented as a powerful tool for the hardware video encoder development, as it is useful from the initial design to the final verification. No other hardware encoder or decoder modeling description was found in the current literature for the H.264/AVC video coding standard.

Made available in DSpace on 2014-06-12T15:52:33Z (GMT). No. of bitstreams: 1 license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2009 / Equipamentos cada vez mais sofisticados, capazes de agregar informação, comunicação e entretenimento em pequenos espaços e em qualquer lugar a um custo cada vez mais baixo têm alavancado o mercado de dispositivos microeletrônicos. Contudo, esta sofisticação trouxe um aumento da complexidade dos projetos e um maior tempo para o desenvolvimento dos mesmos. Para combater essas adversidades surgiu o paradigma de desenvolvimento System-on-Chip (SoC) que consiste na integração de um grupo de módulos de propriedade intelectual (IP-core) com funcionalidades diferentes em um único chip. Nesse contexto esse trabalho propõe um fluxo de atividades para o projeto de uma arquitetura para o IP-core a partir de sua especificação de requisitos. Além disso, foi implementada uma ferramenta para geração de código SystemC da comunicação entre os módulos projetados na arquitetura. O fluxo proposto utiliza UML como linguagem de suporte a suas atividades. Essas atividades incluem desde análise textual até o projeto da hierarquia de módulos e suas interfaces. O modelo UML resultante é então processado pela ferramenta, que extrai informações das interfaces projetadas e gera código sintetizável para essas interfaces. Essa abordagem de geração permite ao projetista acessar funções (realizar uma chamada de função) intermódulos diretamente através das portas destes. Os resultados mostram, através do projeto de um controlador de LCD alfa-numérico, uma diminuição na quantidade de código necessário para desenvolvê-lo devido, principalmente, ao reuso da comunicação e do projeto sistemático da arquitetura

Made available in DSpace on 2014-06-12T15:55:01Z (GMT). No. of bitstreams: 2 arquivo2127_1.pdf: 1303008 bytes, checksum: a3b25dd6d52acc59b88d7d0bebd45702 (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2010 / Este trabalho apresenta uma abordagem para a geração de uma plataforma virtual com otimização da comunicação de um SoC a partir de sua descrição UML. A modelagem do sistema é feita em UML 2.0 utilizando o profile UMLESL, que permite ao desenvolvedor descrever as relações entre os módulos internos de um sistema sem precisar se preocupar com informações sobre a sua comunicação, como protocolos e sinais das portas. Além dessa abstração da comunicação, o UML-ESL permite que o desenvolvedor descreva características temporais destas comunicações, como quando e quais delas acontecem. Estas informações são utilizadas como entrada para o trabalho apresentado aqui, que a partir do formato intermediário SLIF (XML bem definido e estruturado que guarda as informações de um sistema modelado em UML-ESL) gera uma plataforma que emula o funcionamento do SoC. A otimização da comunicação é feita a partir das informações temporais descritas pelo desenvolvedor durante a modelagem do sistema, com base nessas informações o algoritmo procura utilizar o menor número de barramentos possíveis para interconectar os módulos que compõem um SoC, levando-se em conta as requisições que podem ocorrer em paralelo. Para isso o algoritmo escolhe se a comunicação entre dois módulos ocorre via um barramento ou conexão ponto a ponto. Para validar o trabalho apresentado à abordagem foi aplicada a arquitetura de um USB Host, produzindo a sua arquitetura de comunicação

Made available in DSpace on 2014-06-12T15:58:55Z (GMT). No. of bitstreams: 2 arquivo4749_1.pdf: 860768 bytes, checksum: f47e41219790526c6f185f6c76e4135d (MD5) license.txt: 1748 bytes, checksum: 8a4605be74aa9ea9d79846c1fba20a33 (MD5) Previous issue date: 2004 / No competitivo mercado de sistemas digitais dedicados, a crescente demanda por produtos com funcionalidades cada vez mais complexas tem tornado o projeto de tais sistemas um grande desafio. Neste cenário, torna-se necessária a construção de modelos virtuais do sistema, em diferentes níveis de abstração, a fim de permitir a exploração do espaço de projeto e a validação funcional do mesmo, antes de sua implementação final. SystemC é uma biblioteca de classes C++ que permite a construção de tais modelos. Embora ferramentas comuns de C++ possam ser usadas para desenvolver modelos em SystemC, elas não atendem às necessidades específicas da modelagem de sistemas. Ferramentas específicas precisam reconhecer os elementos de SystemC nos arquivos-fonte, para poderem prestar qualquer tipo de auxílio ao projetista, nas atividades de modelagem, análise, validação, etc. Neste trabalho, apresentamos uma técnica, e uma ferramenta-protótipo, para a identificação e extração de informação estrutural de modelos em SystemC, usando algoritmos de casamento de padrões sobre o grafo semântico extraído dos códigos-fonte por uma ferramenta de extração para C++. A ferramenta-protótipo foi usada com sucesso em vários exemplos de modelos em SystemC, dentre eles o modelo de uma CPU RISC.

Im Bereich der medizinischen Geräte haben eingebettete Systeme verstärkt Einzug gehalten. Nicht nur in Operationssälen oder Intensivstationen, auch im Bereich der Prothesensteuerung spielt moderne Computertechnik in zunehmendem Maße eine Rolle, auch und insbesondere im Bereich der Prothesensteuerung durch elektronisch vorverarbeitete Nervensignale. Die zur Signalverarbeitung eingesetzte, vortrainierte selbst-organisierende Karte stößt jedoch auf das Problem, sich den verändernden Gegebenheiten in den Nervensignalen des Patienten nicht anpassen zu können. In dieser Arbeit wird die Möglichkeit untersucht, die Steuerung der Handprothese mit einer Nachlernfunktion auszustatten, um während des Einsatzes der Prothese auf die Veränderungen der Nervensignale des Patienten reagieren zu können. Da diese Veränderungen höchst individuell verlaufen, werden Parameter eingeführt, mit denen das Nachlernverfahren an die Gegebenheiten des Patienten angepasst werden kann. Verschiedene denkbare Lernstrategien werden untersucht und hinsichtlich ihrer Effizienz und ihrer Aktualität bewertet. Um die Verwendbarkeit der Implementierung sicherzustellen, muss darauf geachtet werden, dass der entstehende SystemC-Code keine Elemente des nicht synthetisierbaren Subsets enthält. Zusätzlich wird die Synthetisierbarkeit mit dem Agility-Compiler untersucht.

Computer architects have discovered the potential of using FPGAs to accelerate software microarchitectural simulators. One type of FPGA-accelerated microarchitectural simulator, namedthe hybrid structural microarchitectural simulator, is very promising. This is because a hybrid structural microarchitectural simulator combines structural software and hardware, and this particular organization provides both modeling flexibility and fast simulation speed. The performance of a hybrid simulator is significantly affected by how the interface between software and hardware is constructed. The work of this thesis creates an infrastructure, named Simulator Partitioning Research Infrastructure (SPRI), to implement the synthesis of hybrid structural microarchitectural simulators which includes simulator partitioning, simulator-to-hardware synthesis, interface synthesis. With the support of SPRI, this thesis characterizes the design space of interfaces for synthesized hybrid structural microarchitectural simulators and provides the implementations for several such interfaces. The evaluation of this thesis thoroughly studies the important design tradeoffs and performance factors (e.g. hardware capacity, design scalability, and interface latency) involved in choosing an efficient interface. The work of this thesis is essential to the research community of computer architecture. It not only contributes a complete synthesis infrastructure, but also provides guidelines to architects on how to organize software microarchitectural models and choose a proper software/hardware interface so the hybrid microarchitectural simulators synthesized from these software models can achieve desirable speedup

Energy consumption is one of the most constrained requirements for the development and implementation of wireless sensor networks. Many design aspects affect energy consumption, ranging from the hardware components, operations of the sensors, the communication protocols, the application algorithms, duty cycles and others. Efficient simulation tool can be used to estimate the contribution to energy consumption of all of these factors, and significantly decrease the efforts and time spent to choose the right solution that fits best to a particular application. In this work we present design space exploration methodology for ultra low power embedded systems and wireless sensor networks. The methodology takes inspiration from Platform Based Design (PBD) paradigm and defines separate abstraction layers for all system aspects that directly contribute power consumption of target applications. To support presented methodology we built a SystemC-based discrete event simulation framework, called “PASES”, that provides power-aware simulation and analysis of wireless sensor networks and sensor nodes. Its modular architecture allows flexible, extensible and rapid modeling of custom HW platforms, SW application models, communication protocols, energy sources, environment dynamics and nodes mobility. Based on the feedback gained from PASES, the optimal and energy-efficient solution for the specific project of interest can be selected. The proposed approach improves state-of-the-art by providing fast and reliable power-aware system-level exploration for a wide range of custom applications

This dissertation addresses two important problems in reusing intellectual properties (IPs) in the form of reusable design or verification components. The first problem is associated with fast and effective integration of reusable design components into a System-on-chip (SoC), so faster design turn-around time can be achieved, leading to faster time-to-market. The second problem has the same goals of faster product design cycle, but emphasizes on verification model reuse, rather than design component reuse. It specifically addresses reuse of reusable verification IPs to enable a "write once, use many times" verification strategy. This dissertation is accordingly divided into part I and part II which are related but describe the two problems and our solutions to them. These two related but distinctive problems faced by system design companies have been tackled through a unique approach which hither-to-fore only have been used in the software engineering domain. This approach is called metamodeling, which allows creating customized meta-language to describe the syntax and semantics for a modeling domain. It provides a way to create, transform and analyze domain specific languages, which are themselves described by metamodels, and the transformation and processing of models in such languages are also described by metamodels. This makes machine based interpretation and translation from these models an easier and formal task. In part I, we consider the problem of rapid system-level model integration of existing reusable components such that (i) the required architecture of the SoC can be expressed formally, (ii) automatic selection of components from an IP library to match the need of the system being integrated can be done, (iii) integrability of the components is provable, or checkable automatically, and (iv) structural and behavioral type systems for each component can be utilized through inferencing and matching techniques to ensure their compatibility. Our solutions include a component composition language, algorithms for component selection, type matching and inferencing algorithms, temporal property based behavioral typing, and finally a software system on top of an existing metamodeling environment. In part II, we use the same metamodeling environment to create a framework for modeling generative verification IPs. Our main contributions relate to INTEL's microprocessor verification environment, and our solution spans various abstraction levels (System, architectural, and microarchitecture) to perform verification. We provide a unified language that can be used to model verification IPs at all abstraction levels, and verification collaterals such as testbenches, simulators, and coverage monitors can be generated from these models, thereby enhancing reuse in verification. / Ph. D.

Electronic design automation (EDA) tools play a central role in bridging the productivity gap for designing complex hardware systems. However, with an increase in the size and complexity of today's design requirements, current methodologies and EDA tools are unable to effectively mitigate the further widening of productivity gap. It is estimated that testing and verification takes 2/3rd of the total development time of complex hardware systems. Functional simulation forms the main stay of testing and verification process and is the most widely used technique for testing and verification. Most of the simulation algorithms and their implementations are designed for uniprocessor systems that cannot easily leverage the parallelism in multi-core and GPU platforms. For example, logic simulation often uses levelized sequential algorithms, whereas the discrete-event simulation frameworks for Verilog, VHDL and SystemC employ concurrency in the form of multi-threading to given an illusion of the inherent parallelism present in circuits. However, the discrete-event model of computation requires a global notion of an event-queue, which makes improving its simulation performance via parallelization even more challenging. This work investigates automatic parallelization of simulation algorithms used to simulate hardware models. In particular, we focus on parallelizing the simulation of hardware designs described at the RTL using SystemC/HDL with examples to clearly describe the parallelization. Even though multi-cores and GPUs other parallelism, efficiently exploiting this parallelism with their programming models is not straightforward. To overcome this, we also focus our research on building intelligent translators to map simulation applications onto multi-cores and GPUs such that the complexity of the low-level programming models is hidden from the designers. / Master of Science