Les systèmes sur puces intègrent aujourd'hui sur le même substrat des parties analogiques et des unités de traitement numérique. Tandis que la complexité de ces systèmes s'accroissait, leur temps de mise sur le marché se réduisait. Une conception descendante globale et coordonnée du système est devenue indispensable de façon à tenir compte des interactions entre les parties analogiques et les partis numériques dès le début du développement. Dans le but de répondre à ce besoin, cette thèse expose un processus de raffinement progressif et méthodique des parties analogiques, comparable à ce qui existe pour le raffinement des parties numériques. L'attention a été plus particulièrement portée sur la définition des niveaux analogiques les plus abstraits et à la mise en correspondance des niveaux d'abstraction entre parties analogiques et numériques. La cohérence du raffinement analogique exige de détecter le niveau d'abstraction à partir duquel l'utilisation d'un modèle trop idéalisé conduit à des comportements irréalistes et par conséquent d'identifier l'étape du raffinement à partir de laquelle les limitations et les non linéarités aux conséquences les plus fortes sur le comportement doivent être introduites. Cette étape peut être d'un niveau d'abstraction élevé. Le choix du style de modélisation le mieux adapté à chaque niveau d'abstraction est crucial pour atteindre le meilleur compromis entre vitesse de simulation et précision. Les styles de modélisations possibles à chaque niveau ont été examinés de façon à évaluer leur impact sur la simulation. Les différents modèles de calcul de SystemC-AMS ont été catégorisés dans cet objectif. Les temps de simulation obtenus avec SystemC-AMS ont été comparés avec Matlab Simulink. L'interface entre les modèles issus de l'exploration d'architecture, encore assez abstraits, et les modèles plus fin requis pour l'implémentation, est une question qui reste entière. Une bibliothèque de composants électroniques complexes décrits en SystemC-AMS avec le modèle de calcul le plus précis (modélisation ELN) pourrait être une voie pour réussir une telle interface. Afin d'illustrer ce que pourrait être un élément d'une telle bibliothèque et ainsi démontrer la faisabilité du concept, un modèle d'amplificateur opérationnel a été élaboré de façon à être suffisamment détaillé pour prendre en compte la saturation de la tension de sortie et la vitesse de balayage finie, tout en gardant un niveau d'abstraction suffisamment élevé pour rester indépendant de toute hypothèse sur la structure interne de l'amplificateur ou la technologie à employer.

Les réseaux de capteurs sans fil sont un domaine en plein essor qui montre un potentiel intéressant pour de nombreuses applications. Pour qu’ils soient plus facilement adoptés par les industriels, il est nécessaire de démontrer que leur fonctionnement est fiable, et par conséquent de valider les protocoles utilisés par ces nœuds pour communiquer. Différentes méthodes de validation peuvent être utilisées, mais nous montrons qu’à ce jour, aucune de ces méthodes ne s’est avérée être idéale. Nous avons donc développé un nouvel outil de validation pour ces protocoles, un environnement de simulation appelé SNOOPS, capable d’exécuter le code binaire du protocole compilé sur un modèle de la plateforme hardware du nœud. Le nœud est modélisé en alliant l’émulateur de plateformes virtuelles QEMU au langage de description hardware SystemC, qui est également utilisé pour modéliser les communications en réseau entre les nœuds. Le principal attrait de SNOOPS est de posséder un module observateur qui a pour rôle d’arrêter la simulation si une propriété du protocole a été violée, afin de pouvoir trouver l’origine de l’erreur grâce à un debugger. Les propriétés du protocole à tester sont modélisées en Light Esterel, un langage réactif synchrone, à partir des spécifications du protocole, et compilées en C pour pouvoir être insérées plus simplement dans l’observateur. Un atout supplémentaire de SNOOPS est un module permettant d’interpréter et réinjecter en simulation des trames enregistrées dans un log en format pcap provenant d’expérimentations sur des nœuds physiques. Nous avons testé sur SNOOPS le protocole OCARI développé par EDF R&D et ses partenaires industriels et académiques. / Wireless sensor networks are a thriving area that shows good potential for many applications. In order for manufacturers to adopt this technology more easily, it is necessary to demonstrate that the operation of these networks is reliable, and therefore validate the protocols used by the network nodes to communicate. Different validation methods can be used, but we show that to date, none of these methods has proved to be ideal. We have therefore developed a new validation tool for these protocols, a simulation environment called SNOOPS. This tool is able to execute the binary code of the compiled protocol on a model of the node’s hardware platform. The node is modeled by combining QEMU, a virtual platform emulator, with SystemC, a hardware description language which is used in this context to model different hardware peripherals as well as the network communications between nodes. SNOOPS’s main appeal is the observer module, whose role is to stop the simulation if a protocol property has been violated, in order to find the error that is at the origin of this violation through a debugger. The properties of the protocol under test are modeled in Light Esterel, a synchronous reactive language, based on the protocol’s specifications. They are then compiled into C to be inserted more simply in the observer. An additional advantage of SNOOPS is a module to interpret and re-inject into simulation frames recorded in a pcap (packet capture) format log, from tests with physical nodes for which the origin of bugs could not be determined. We tested with SNOOPS the OCARI protocol developed by EDF R&D and its industrial and academic partners.

Die Simulation heterogener Systeme auf hoher Abstraktionsebene gewinnt auf Grund der zunehmenden Komplexität technischer Systeme stetig an Bedeutung. Unter heterogenen Systemen versteht man technische Systeme, die aus analoger und digitaler Elektronik, aus Komponenten verschiedener physikalischer Domänen wie mechanischen Strukturen, thermischen und optischen Komponenten sowie aus Software bestehen können. Genügte es bisher, die einzelnen Komponenten für sich in ihrer eigenen Domäne mit einem speziellen Simulator zu simulieren, so ist es heute unerläßlich, auch die Interaktionen zwischen den Komponenten zu erfassen. Um solche Systeme mit einer einheitlichen Beschreibungsform erfassen zu können, entstand aus der digitalen Hardwarebeschreibungssprache VHDL die Systembeschreibungssprache VHDL-AMS. Bei der Modellierung eines Systems muß das tatsächliche Verhalten der Komponenten abstrahiert werden, um mathematisch erfaßbar und in begrenzter Zeit simulierbar zu sein. Der Grad der Abstraktion beeinflußt jedoch die Genauigkeit der Simulationsergebnisse wesentlich. Dabei muß bzw. kann das Verhalten in unterschiedlichen Komponenten unterschiedlich stark abstrahiert werden, um noch akzeptable Simulationsgenauigkeiten erzielen zu können. VHDL-AMS erlaubt die Beschreibung von Komponenten auf unterschiedlichen Abstraktionsniveaus. Man kann die unterschiedlich abstrakten Modelle der Komponenten aber nur schwer in einer Systemsimulation gemeinsam simulieren, da unterschiedlich abstrakte Modelle auch unterschiedlich abstrakte Schnittstellen aufweisen, so daß die Modelle nur mühsam miteinander verbunden werden können. Ein Austausch eines abstrakten Modells einer Komponente gegen ein weniger abstraktes Modell oder umgekehrt ist mit vielen fehleranfälligen und zeitaufwendigen Anpassungsschritten verbunden. Im Rahmen dieser Arbeit wird ein methodischer Ansatz vorgestellt, der es auf der Basis einer Vereinheitlichung der Modellschnittstellen ermöglicht, unterschiedlich abstrakte Modelle gemeinsam zu simulieren und einzelne Modelle gegen abstraktere oder weniger abstrakte Modelle ohne nennenswerten Zeit- und Modellierungsaufwand auszutauschen. Es werden die zu verwendenden Interfaceobjekte und Datentypen für digitale, analoge elektrische und nichtelektrische Schnittstellen unter VHDL-AMS und SystemC-AMS vorgestellt. Ebenso werden Methoden vorgestellt, die digitales, ereignisdiskretes Verhalten auf konservative elektrische Schnittstellen bzw. nichtkonservatives analoges Verhalten auf digitale Schnittstellen abbilden. Weiterhin wird erläutert, wie sich digitale Protokolle über Abstraktionsebenen hinweg übertragen lassen und ein modifizierter Top-Down Design-Flow vorgestellt. Die Demonstration der Anwendbarkeit der Methode erfolgt anhand eines Beispiels.

Digital Twins (DTs) are nowadays gaining popularity as time-to-market is becoming a crucial factor to a product success. A twin replicates the behavior of a physical system in a virtual environment and the added value it provides depends on its accuracy and simulation time. In fact, a twin can be used to simulate corner cases in which damage can occur to the real system, or to run parallel tests to accelerate the development process. This work presents a DT for the VL53L0X Time-of-Flight (ToF) sensor developed with SystemC/Transaction Level Modeling (TLM)-2.0 standard. A generic method is introduced to investigate the minimal descriptive parameters to build empirical sensor models, in addition to how the use of different synchronization methods would affect the accuracy and simulation time of such sensors. The digital interface that connects the sensor to the Microcontroller Unit (MCU) has been developed using the sensor datasheet to mimic the Inter-Integrated Circuit (I2C) protocol. Results show that the real distance (measured by ray tracing in the simulator), the reflectance and the ambient light intensity can be used to mimic the output registers of the sensor. Furthermore, interpolating the fitting parameters can yield to results similar to that of a lookup method if the interpolation interval is small enough. The model has been integrated in two different co-simulations using different mechanical simulators with a plug-and-simulate easy-to-use Transmission Control Protocol (TCP) interface. The simulation time depends on the synchronization method used but no separability has been determined between the mechanical simulator and the TCP overhead. / Digitala tvillingar (DT) är idag alltmer populära eftersom time-to-market blir en avgörande faktor för en produkts framgång. En tvilling återskapar beteendet hos ett fysiskt system i en virtuell miljö och det mervärde den ger beror på dess noggrannhet och simuleringstid. En tvilling kan användas för att simulera hörnfall där skador kan uppstå på det verkliga systemet, eller för att köra parallella tester för att påskynda utvecklingsprocessen. Detta arbete presenterar en DT för VL53L0X ToF-sensorn som utvecklats med SystemC/TLM-2.0 standard. En generisk metod introduceras introduceras för att undersöka de minimala beskrivande parametrarna för att bygga empiriska sensor sensormodeller, utöver hur användningen av olika synkroniseringsmetoder skulle påverka noggrannheten och simuleringstiden för sådana sensorer? Det digitala gränssnittet som ansluter sensorn till mikrokontrollerenheten har utvecklats med hjälp av sensorns datablad för att efterlikna I2C-protokollet. Resultaten visar att det verkliga avståndet (uppmätt med strålspårning i simulatorn), reflektansen och den omgivande ljusintensiteten kan användas för att efterlikna sensorns utgångsregister. Dessutom kan interpolering av anpassningsparametrarna ge resultat som liknar dem från en uppslagsmetod om interpoleringsintervallet är tillräckligt litet. Modellen har integrerats i två olika samsimuleringar med hjälp av olika mekaniska simulatorer med ett lättanvänt TCP-gränssnitt för plug-and-simulate. Simuleringstiden berodde på vilken synkroniseringsmetod som användes, men ingen separerbarhet har fastställts mellan den mekaniska simulatorn och TCP overhead-gränssnittet.

Thèse numérisée par la Direction des bibliothèques de l'Université de Montréal.

Mémoire numérisé par la Direction des bibliothèques de l'Université de Montréal.

Au-delà de la formidable évolution en termes de complexité du circuit électronique en soi, son adoption et sa diffusion ont connu, au fil des dernières années, une explosion dans un très grand nombre de domaines distincts. Un système sur puce peut incorporer une combinaison de composants aux fonctionnalités très différentes. S'assurer du bon fonctionnement de chaque composant, et du système complet, est une tâche primordiale et épineuse. Dans ce contexte, l'Assertion-Based Verification (ABV) a considérablement gagné en popularité ces dernières années : il s'agit d'une démarche de vérification où des propriétés logico-temporelles, exprimées dans des langages tels que PSL ou SVA, spécifient le comportement attendu du design. Alors que la plupart des solutions d'ABV existantes se limitent au niveau transfert de registres (RTL), la contribution décrite dans cette thèse s'efforce de résoudre un certain nombre de limitations et vise ainsi une solution mature pour le niveau transactionnel (TLM) de SystemC. Une technique efficace de construction de moniteurs de surveillance à partir de propriétés PSL est proposée : cette technique, inspirée d'une approche originale existante pour le niveau RTL, est ici adaptée à SystemC TLM. Une méthode spécifique de surveillance des actions de communication à haut niveau d'abstraction est également détaillée. Les possibilités offertes par la technique présentée sont significativement étendues en proposant, pour les propriétés écrites en langage PSL, à la fois un support formel et une mise en oeuvre pratique pour des variables auxiliaires globales et locales, qui constituent un élément essentiel lors des spécifications à haut niveau d'abstraction. Tous ces concepts sont également implémentés dans un outil prototype. Afin d'illustrer l'intérêt de la solution proposée, diverses expérimentations sont effectuées avec des designs aux dimensions et complexités différentes. Les résultats obtenus permettent de souligner le fait que la méthode de vérification dynamique suggérée reste applicable pour des designs de taille réaliste.

Ce manuscrit résume mes travaux de recherche depuis ma thèse soutenue en septembre 2002. Certains de mes travaux présentés sont achevés à l'heure actuelle, d'autres sont en cours d'avancement ou encore à un stade exploratoire. Tout au long de ces années, mes travaux se sont inscrit dans le contexte de la conception conjointe logicielle/matérielle de SoCs dédiés aux applications de traitement de signal intensif. La complexité des systèmes ciblant ce domaine d'application ne cesse de s'accroitre lors des dernières années. En effet, les besoins grandissants, en terme de puissance de calcul et stockage mémoire des applicatifs du traitement de signal intensif, rendent la conception des Soc les implémentant très fastidieuse et nécessitant un temps et des efforts considérables. Ainsi, la ligne directrice de mes travaux a toujours été de fournir des méthodes et outils d'aide à la conception de tels SoC, permettant un maximum d'automatisation, une augmentation de la productivité des concepteurs et une réduction des temps de mise sur le marché des systèmes conçus. Je me suis donc concentré principalement sur trois aspects : la modélisation de haut niveau en fournissant des méta-modèles et profils respectant le standard MARTE ; les plateformes de simulation distribuées, supportant l'interopérabilité entre plusieurs niveaux d'abstraction tout en permettant une bonne estimation de la consommation d'énergie ; et finalement la production d'outils de conception basés sur les transformations automatiques modèle à modèle de l'approche IDM. Etant convaincu du grand potentiel des FPGAs partiellement et dynamiquement reconfigurables, j'oriente de plus en plus mes travaux pour cibler de telles architectures. Ainsi, mes travaux futurs iront certainement dans le même sens, dans le cadre notamment du projet ANR FAMOUS que je dirige. Ainsi, les grandes orientations de mes recherches concerneront notamment : la modélisation (basée sur MARTE) de la reconfiguration dynamique sous toutes ses facettes (architecture, application, association, déploiement; et partitionnement); la simulation des FPGAs et l'estimation de leur consommation (pour piloter l'exploration d'architectures) ; et enfin l'intégration dans des outils de conception basés sur les standards (tels que MARTE et IDM).

Ce manuscrit résume mes travaux de recherche depuis ma thèse soutenue en septembre 2002. Certains de mes travaux présentés sont achevés à l'heure actuelle, d'autres sont en cours d'avancement ou encore à un stade exploratoire. Tout au long de ces années, mes travaux se sont inscrit dans le contexte de la conception conjointe logicielle/matérielle de SoCs dédiés aux applications de traitement de signal intensif. La complexité des systèmes ciblant ce domaine d'application ne cesse de s'accroitre lors des dernières années. En effet, les besoins grandissants, en terme de puissance de calcul et stockage mémoire des applicatifs du traitement de signal intensif, rendent la conception des Soc les implémentant très fastidieuse et nécessitant un temps et des efforts considérables. Ainsi, la ligne directrice de mes travaux a toujours été de fournir des méthodes et outils d'aide à la conception de tels SoC, permettant un maximum d'automatisation, une augmentation de la productivité des concepteurs et une réduction des temps de mise sur le marché des systèmes conçus. Je me suis donc concentré principalement sur trois aspects : la modélisation de haut niveau en fournissant des méta-modèles et profils respectant le standard MARTE ; les plateformes de simulation distribuées, supportant l'interopérabilité entre plusieurs niveaux d'abstraction tout en permettant une bonne estimation de la consommation d'énergie ; et finalement la production d'outils de conception basés sur les transformations automatiques modèle à modèle de l'approche IDM. Etant convaincu du grand potentiel des FPGAs partiellement et dynamiquement reconfigurables, j'oriente de plus en plus mes travaux pour cibler de telles architectures. Ainsi, mes travaux futurs iront certainement dans le même sens, dans le cadre notamment du projet ANR FAMOUS que je dirige. Ainsi, les grandes orientations de mes recherches concerneront notamment : la modélisation (basée sur MARTE) de la reconfiguration dynamique sous toutes ses facettes (architecture, application, association, déploiement; et partitionnement); la simulation des FPGAs et l'estimation de leur consommation (pour piloter l'exploration d'architectures) ; et enfin l'intégration dans des outils de conception basés sur les standards (tels que MARTE et IDM).

Ce travail se place dans le contexte de la conception, la modélisation et la simulation de systèmes hétérogènes contenant a la fois des capteurs, des composants analogiques, des composants numériques et des circuits RF.La seule manière de simuler un système avec une telle complexité avec un temps de simulation raisonnable est de faire une modélisation haut niveau.Cependant, pour que ce modèle haut niveau soit fiable, les modèles des blocs analogiques et RF doivent contenir une description précise des leurs imperfections.Dans ce travail nous proposons une méthode systématique pour la caractérisation et le raffinement des modèles des blocs analogiques et RF.Cette méthode est réalisée dans un environnement C++ base sur: - l'outil de simulation haut niveau SystemC-AMS- l'outil de résolution d'expression symbolique GiNaC- l'outil de synthèse de circuits intégrés analogique CAIRO+/CHAMSPour illustrer la validité de la méthode proposée, nous présenterons le modèle d'un nœud d'un réseau de capteurs sans fil avec une caractérisation automatique de certains blocs analogiques et RF.Les points suivant résument les contributions apportées pour ce travail.- La première implémentation d'un modèle analogique numérique mixte complexe avec le langage SystemC AMS: un nœud de réseau de capteurs sans fil.- L'introduction du raffinement pour une approche générique des modèles au niveau système.- Un outil d'évaluation précise des performances linéaires et non-linéaires des circuit analogiques pour le raffinement des modèles niveau système et l'optimisation de la conception niveau circuit.- Une méthodologie de conception niveau circuit basée sur des outils de dimensionnement et d'évaluation des performances avec précision.- Un environnement de conception multi-niveaux unifiée appliqué aux systèmes mixtes avec une très forte interaction entre la simulation niveau système et la conception optimisée niveau circuit.