Les transistors rapides actuels présentent un retard lorsqu’ils fonctionnent à très hautes fréquences ou en régime transitoire rapide. Cet effet est appelé effet non quasi-statique (NQS). Dans cette thèse, l’effet NQS est analysé de manière concise de façon à être directement implanté dans les modèles de composant pour les bibliothèques de circuit en utilisant le langage standard VerilogA. Les mécanismes physiques à la base de l’effet NQS sont évalués dans le domaine de fonctionnement petit signal et les résultats sont comparés aux travaux déjà publiés. S’agissant du modèle standard bipolaire HICUM, les effets NQS latéraux et verticaux sont examinés séparément à partir du même modèle, en régime de fonctionnement transitoire et fréquentiel grâce à un sous-circuit dédié au calcul de la phase du signal. A partir de ce sous-circuit, la modélisation compacte avec HICUM est comparée aux données issues de mesures et issues de simulation amont. Enfin, un nouveau sous-circuit calculant l’excès de phase est proposé pour prendre mieux en compte les effets non quasi-statiques dans les transistors bipolaires. / Modern high speed (RF) transistors encounter certain delay while operated at high frequency or under fast transient condition. This effect is named as Non Quasi Static (NQS) effect. In the current work, NQS effect is analyzed in a concise manner so that it can be readily implemented in a compact model using the VerilogA description language. The basic physics behind this effect is investigated in small signal domain and the results are compared with the published work. In popular bipolar model HICUM lateral and vertical NQS are examined separately and uses the same model for both transient and AC operation which requires an additional minimum phase type sub circuit. Compact modeling with HICUM model is performed in both measurement and device simulated data. At last, an improved excess phase circuit is proposed to model the NQS effect.

Les études qui seront présentées dans le cadre de cette thèse portent sur le développement et l’optimisation des techniques pour la modélisation compacte des transistors bipolaires à hétérojonction (TBH). Ce type de modélisation est à la base du développement des bibliothèques de composants qu’utilisent les concepteurs lors de la phase de simulation des circuits intégrés. Le but d’une technologie BiCMOS est de pouvoir combiner deux procédés technologiques différents sur une seule et même puce. En plus de limiter le nombre de composants externes, cela permet également une meilleure gestion de la consommation dans les différents blocs digitaux, analogiques et RF. Les applications dites rapides peuvent ainsi profiter du meilleur des composants bipolaires et des transistors CMOS. Le défi est d’autant plus critique dans le cas des applications analogiques/RF puisqu’il est nécessaire de diminuer la puissance consommée tout en maintenant des fréquences de fonctionnement des transistors très élevées. Disposer de modèles compacts précis des transistors utilisés est donc primordial lors de la conception des circuits utilisés pour les applications analogiques et mixtes. Cette précision implique une étude sur un large domaine de tensions d’utilisation et de températures de fonctionnement. De plus, en allant vers des nœuds technologiques de plus en plus avancés, des nouveaux effets physiques se manifestent et doivent être pris en compte dans les équations du modèle. Les règles d’échelle des technologies plus matures doivent ainsi être réexaminées en se basant sur la physique du dispositif. Cette thèse a pour but d’évaluer la faisabilité d’une offre de modèle compact dédiée à la technologie avancée SiGe TBH de chez ST Microelectronics. Le modèle du transistor bipolaire SiGe TBH est présenté en se basant sur le modèle compact récent HICUMversion L2.3x. Grâce aux lois d’échelle introduites et basées sur le dessin même des dimensions du transistor, une simulation précise du comportement électrique et thermique a pu être démontrée.Ceci a été rendu possible grâce à l’utilisation et à l’amélioration des routines et méthodes d’extraction des paramètres du modèle. C’est particulièrement le cas pour la détermination des éléments parasites extrinsèques (résistances et capacités) ainsi que celle du transistor intrinsèque. Finalement, les différentes étapes d’extraction et les méthodes sont présentées, et ont été vérifiées par l’extraction de bibliothèques SPICE sur le TBH NPN Haute-Vitesse de la technologie BiCMOS avancée du noeud 55nm, avec des fréquences de fonctionnement atteignant 320/370GHz de fT = fmax. / The aim of BiCMOS technology is to combine two different process technologies intoa single chip, reducing the number of external components and optimizing power consumptionfor RF, analog and digital parts in one single package. Given the respectivestrengths of HBT and CMOS devices, especially high speed applications benefit fromadvanced BiCMOS processes, that integrate two different technologies.For analog mixed-signal RF and microwave circuitry, the push towards lower powerand higher speed imposes requirements and presents challenges not faced by digitalcircuit designs. Accurate compact device models, predicting device behaviour undera variety of bias as well as ambient temperatures, are crucial for the development oflarge scale circuits and create advanced designs with first-pass success.As technology advances, these models have to cover an increasing number of physicaleffects and model equations have to be continuously re-evaluated and adapted. Likewiseprocess scaling has to be verified and reflected by scaling laws, which are closelyrelated to device physics.This thesis examines the suitability of the model formulation for applicability to production-ready SiGe HBT processes. A derivation of the most recent model formulationimplemented in HICUM version L2.3x, is followed by simulation studies, whichconfirm their agreement with electrical characteristics of high-speed devices. Thefundamental geometry scaling laws, as implemented in the custom-developed modellibrary, are described in detail with a strong link to the specific device architecture.In order to correctly determine the respective model parameters, newly developed andexisting extraction routines have been exercised with recent HBT technology generationsand benchmarked by means of numerical device simulation, where applicable.Especially the extraction of extrinsic elements such as series resistances and parasiticcapacitances were improved along with the substrate network.The extraction steps and methods required to obtain a fully scalable model library wereexercised and presented using measured data from a recent industry-leading 55nmSiGe BiCMOS process, reaching switching speeds in excess of 300GHz. Finally theextracted model card was verified for the respective technology.

L'objectif principal de cette thèse est de proposer et d'évaluer une nouvelle architecture de Transistor Bipolaire à Héterojonction (TBH) Si/SiGe s’affranchissant des limitations de l'architecture conventionnelle DPSA-SEG (Double-Polysilicium Self-Aligned, Selective Epitaxial Growth) utilisée dans la technologie 55 nm Si/SiGe BiCMOS (BiCMOS055) de STMicroelectronics. Cette nouvelle architecture est conçue pour être compatible avec la technologie 28-nm FD-SOI (Fully Depleted Si-licon On Insulator), avec pour objectif d'atteindre la performance de 400 GHz de fT et 600 GHz de fMAX dans ce noeud. Pour atteindre cet objectif ambitieux, plusieurs études complémentaires ont été menées: 1/ l'exploration et la comparaison de différentes architectures de TBH SiGe, 2/ l'étalonnage TCAD en BiCMOS055, 3/ l'étude du budget thermique induit par la fabrication des technologies BiCMOS, et finalement 4/ l'étude d'une architecture innovante et son optimisation. Les procédés de fabrication ainsi que les modèles physiques (comprenant le rétrécissement de la bande interdite, la vitesse de saturation, la mobilité à fort champ, la recombinaison SRH, l'ionisation par impact, la résistance distribuée de l'émetteur, l'auto-échauffement ainsi que l’effet tunnel induit par piégeage des électrons), ont été étalonnés dans la technologie BiCMOS055. L'étude de l’impact du budget thermique sur les performances des TBH SiGe dans des noeuds CMOS avancés (jusqu’au 14 nm) montre que le fT maximum peut atteindre 370 GHz dans une prochaine génération où les profils verticaux du BiCMOS055 seraient ‘simplement’ adaptés à l’optimisation du budget thermique total. Enfin, l'architecture TBH SiGe EXBIC, prenant son nom d’une base extrinsèque épitaxiale isolée du collecteur, est choisie comme la candidate la plus prometteuse pour la prochaine génération de TBH dans une technologie BiCMOS FD-SOI dans un noeud 28 nm. L'optimisation en TCAD de cette architecture résulte en des performances électriques remarquables telles que 470 GHz fT et 870 GHz fMAX dans ce noeud technologique. / The ultimate objective of this thesis is to propose and evaluate a novel SiGe HBT architec-ture overcoming the limitation of the conventional Double-Polysilicon Self-Aligned (DPSA) archi-tecture using Selective Epitaxial Growth (SEG). This architecture is designed to be compatible with the 28-nm Fully Depleted (FD) Silicon On Insulator (SOI) CMOS with a purpose to reach the objec-tive of 400 GHz fT and 600 GHz fMAX performance in this node. In order to achieve this ambitious objective, several studies, including the exploration and comparison of different SiGe HBT architec-tures, 55-nm Si/SiGe BiCMOS TCAD calibration, Si/SiGe BiCMOS thermal budget study, investi-gating a novel architecture and its optimization, have been carried out. Both, the fabrication process and physical device models (incl. band gap narrowing, saturation velocity, high-field mobility, SRH recombination, impact ionization, distributed emitter resistance, self-heating and trap-assisted tunnel-ing, as well as band-to-band tunneling), have been calibrated in the 55-nm Si/SiGe BiCMOS tech-nology. Furthermore, investigations done on process thermal budget reduction show that a 370 GHz fT SiGe HBT can be achieved in 55nm assuming the modification of few process steps and the tuning of the bipolar vertical profile. Finally, the Fully Self-Aligned (FSA) SiGe HBT architecture using Selective Epitaxial Growth (SEG) and featuring an Epitaxial eXtrinsic Base Isolated from the Collector (EXBIC) is chosen as the most promising candidate for the 28-nm FD-SOI BiCMOS genera-tion. The optimization of this architecture results in interesting electrical performances such as 470 GHz fT and 870 GHz fMAX in this technology node.

Ce travail présente le développement d’un banc de mesure thermique, pour la mesure : de réseaux I (V), d’impédance basse fréquence et de bruit basse fréquence des composants semi-conducteurs. Le banc de mesure de bruit BF est composé d’un amplificateur de tension faible bruit, d’un amplificateur transimpédance, d’un analyseur FFT et d’un support thermique. Ce banc a permis d’extraire les sources de bruit en courants équivalentes aux accès du transistor pour différentes densités de courant et à différentes températures. Dans le but de calculer l’énergie d’activation et la section de capture des pièges grâce à la localisation des fréquences de coupures de bruit GR dans la technologie du TBH InGaP/GaAs. Dans un deuxième temps, nous avons étudié le bruit basse fréquence dans le transistor InGaP/GaAs et les jonctions base émetteur, base collecteur et la résistance TLM par le moyen de simulation physique et de mesure de densité spectrale de puissance de bruit basse fréquence. Grâce à ces mesures, nous avons pu extraire les sources de bruit internes locales commandées et non commandées. Cette extraction nous a permis de calculer les énergies d’activations, les sections de capture et de valider la simulation physique. / This work presents the development of a thermal test bench for I(V) characteristics, for low frequency impedance and for low frequency noise of semiconductor components. This thermal bench for low frequency noise measurement is composed of a low-noise voltage amplifier, a low-noise transimpedance amplifier, an FFT vector signal analyzer and a thermal chuck. This measurement bench has allowed to extract the current noise sources equivalent to the access transistor at different current densities and at different temperatures. In order to calculate the activation energy and the capture cross section of traps thanks to the localization of the cutoff frequency of GR noise in HBT InGaP / GaAs technology. Secondly, we studied the low frequency noise in the transistor InGaP / GaAs and the differents junctions: emitter base, collector base and the base represented by the TLM resistance using physical simulations and measurements of low-frequency noise power spectrum density. Using this measurements, we extract the controlled and not controlled local internal noise sources. The extraction has allowed us to calculate the activation energy, the capture cross sections and validate the physical simulation.