A bord des véhicules électriques (VE) et Hybrides (VEH), les fonctions de tractions sont assurées par des convertisseurs électroniques de puissances. Ces derniers sont constitués de module de puissance (IGBTs ou MOSFETs). Au cours de leur fonctionnement, ces modules sont parfois soumis à de fortes contraintes électriques et thermiques qui amènent à une défaillance ou même à une destruction. Le premier objectif sera de réaliser un banc expérimentale permettant d’étudier le vieillissement des modules IGBTs en régîmes extrêmes de fonctionnement (mode de court-circuit). Ainsi, nous évaluerons les différents indicateurs de vieillissements permettant de prédire la défaillance du composant. Il sera question aussi de suivre le vieillissement ou une dégradation initié sur les composants IGBTs par thermographie infrarouge. Le second objectif sera de modéliser et simuler par éléments finis différentes structures d’IGBTs, afin de valider les modèles en fonctionnement statique et dynamique. L’avantage de l’approche multicellulaire par rapport à l’approche unicellulaire sera mis en avant. / On board electric vehicles (EVs) and hybrid (HEV), the functions of traction is provided by power electronic converters. These consist of power modules (IGBT or MOSFET). During their operation, these modules are sometimes subjected to high electrical and thermal stresses that lead to failure or even destruction.The first objective will be to achieve experimental bench to study ageing IGBT modules under extreme operating conditions ( short circuit mode). Thus, we evaluate the various indicators of ageing to predict component failure. Topics will also follow the ageing or degradation initiated on IGBT components by infrared thermography. The second objective is to model and simulate by finite element different IGBT structures to validate the models in static and dynamic operation. The advantage of multicellular approach to the single cell approach will be highlighted.

Ces travaux de thèses présentent un protocole expérimental d’évaluation de la fiabilité des transistors bipolaire à double hétéro-jonction submicroniques sur substrat InP. Les mécanismes de défaillances observés ont été mis en évidence grâce à ce protocole qui présente trois étapes : activation, détection et localisation des mécanismes de défaillance. Les tests de vieillissement accéléré ont été réalisés sur les TBH de structure hexagonale avec une base en InGaAs ou en GaAsSb ainsi que les structures TLM. Grâce à l’analyse électrique via la modélisation compacte, nous établissons les premières hypothèses sur l’origine physique des mécanismes de dégradation. Pour les transistors avec une base InGaAs, par exemple, les mécanismes de défaillance mis en évidence sont localisés:- A la périphérie d’émetteur entrainant ainsi une augmentation du courant de base pour VBE<0,6 V pour les tests sous contrainte thermique ainsi que sous contraintes thermique et électrique.- A la jonction base-émetteur, provoquant l’augmentation du courant de base et de collecteur respectivement pour VBE>0,6 V et 0.2<VBE<0,8 V.- Au niveau du contact ohmique d’émetteur, entrainant une dégradation des courants pour VBE>0,8 V. Cette diminution du courant est plus visible sur le courant de collecteur.Ces hypothèses ont été validées avec l’analyse physique 2D avec le logiciel TCAD Sentaurus. Des signatures électriques similaires ont été observées dans la bibliographie par de plusieurs auteurs. / This work presents the implementation of an experimental procedure to evaluate the failure mechanisms of submicron Heterojunction Bipolar Transistor on InP substrate. This procedure presents 3 steps: activation, detection and localization of the failure mechanisms. The accelerated aging tests have been used to active the failure mechanisms on hexagonal shape HBTs with InGaAs or GaAsSb base together with TLM. Due to the electrical analysis through the compact modelling, we established the first hypothesis about the origin of the failure mechanisms. For example, on InGaAs HBT, the failure mechanisms observed are located:- At the emitter sidewall. This mechanism leads to the increase of the base current for VBE<0.6 V- At the base-emitter junction leading to the increase of base and collector current for VBE>0,6 V and 0.2<VBE<0,8 V respectively.- And the ohmic contact layer leading to the collector current decrease for VBE>0.8 V.These hypotheses were validated by 2D physical simulation using TCAD Sentaurus. The same electrical signatures of the failure mechanisms are observed in literature.

Depuis plusieurs années, la technologie de transistors à effet de champ à haute mobilité (HEMT) sur Nitrure de Gallium (GaN) a démontré un potentiel très important pour la montée en puissance et en fréquence des dispositifs. Malheureusement, la présence des effets parasites dégrade les performances dynamiques des composants ainsi que leur fiabilité à long-terme. En outre, l'origine de ces pièges et leur emplacement physique restent incertains jusqu'à aujourd'hui. Une partie du travail de recherche menée dans cette thèse est axée sur la caractérisation des pièges existant dans les dispositifs HEMTs GaN à partir de mesures de paramètre S basse fréquence (BF), les mesures du bruit BF et les mesures I(V) impulsionnelles. Parallèlement, nous avons effectué des simulations physiques basées sur TCAD afin d'identifier la localisation des pièges dans le transistor. De plus, notre étude expérimentale de caractérisation et de simulation montre que les mesures BF pourraient constituer un outil efficace pour caractériser les pièges existant dans le buffer GaN, alors que la caractérisation de Gate-lag pourrait être plus utile pour identifier les pièges de barrière des dispositifs GaN HEMT. La deuxième partie de ce travail de recherche est axée sur la caractérisation des dispositifs AlN/GaN HEMT sur substrat Si et SiC. Une méthode d’extraction simple et efficace de la résistance canal et de la résistance de contact a été mise au point en utilisant conjointement la simulation physique et les techniques de caractérisation. Le principe de l’extraction de la résistance canal est basée sur la mesure de la résistance RON. Celle-ci est calculée à partir des mesures de courant de drain IDS et de la tension VDS pour différentes valeurs de températures En outre, nous avons procédé à une évaluation complète du comportement thermique de ces composants en utilisant conjointement les mesures et les simulations thermiques tridimensionnelles (3D) sur TCAD. La résistance thermique (RTH) a été extraite pour les transistors de différentes géométries à l'aide des mesures et ensuite validée par les simulations thermiques sur TCAD. / GaN High Electron Mobility Transistors (HEMTs) have demonstrated their capabilities to be an excellent candidate for high power microwave and mm-wave applications. However, the presence of traps in the device structure significantly degrades the device performance and also detriments the device reliability. Moreover, the origin of these traps and their physical location remains unclear till today. A part of the research work carried out in this thesis is focused on characterizing the traps existing in the GaN/AlGaN/GaN HEMT devices using LF S-parameter measurements, LF noise measurements and drain-lag characterization. Furthermore, we have used TCAD-based physical device simulations in order to identify the physically confirm the location of traps in the device. Moreover, our experimental characterization and simulation study suggest that LF measurements could be an effective tool for characterizing the traps existing in the GaN buffer whereas gate-lag characterization could be more useful to characterize the AlGaN barrier traps of GaN HEMT devices. The second aspect of this research work is focused on characterizing the AlN/GaN/AlGaN HEMT devices grown on Si and SiC substrate. We attempt to characterize the temperature-dependent on-resistance (RON) extraction of these devices using on-wafer measurements and TCAD-based physical simulations. Furthermore, we have proposed a simplified methodology to extract the temperature and bias-dependent channel sheet resistance (Rsh) and parasitic series contact resistance (Rse) of AlN/GaN HEMT devices. Further, we have made a comprehensive evaluation of thermal behavior of these devices using on-wafer measurements and TCAD-based three-dimensional (3D) thermal simulations. The thermal resistance (RTH) has been extracted for various geometries of the device using measurements and validated using TCAD-thermal simulations.

Die vorliegende Arbeit beschreibt die Berechnung und Optimierung von Silicon-On-Insulator-Metal-Oxide-Semiconductor-Field-Effect-Transistors, einschließlich noch nicht in Massenproduktion hergestellter neuartiger Transistorarchitekturen für die nächsten Technologiegenerationen der hochleistungsfähigen Logik-MOSFETs mit Hilfe der Prozess- und Bauelementesimulation. Die neuartigen Transistorarchitekturen umfassen dabei vollständig verarmte SOI-MOSFETs, Doppel-Gate-Transistoren und FinFETs. Die statische und dynamische Leistungsfähigkeit der neuartigen Transistoren wird durch Simulation bestimmt und miteinander verglichen. Der mit weiterer Skalierung steigende Einfluss von statistischen Variationen wird anhand der Oberflächenrauheit sowie der Polykantenrauheit untersucht. Zu diesem Zweck wurden Modelle für die Generierung der Rauheit erarbeitet und in das Programmsystem SIMBA implementiert. Die mikroskopische Rauheit wird mit der makroskopischen Bauelementesimulation kombiniert und deren Auswirkungen auf die Standardtransistoren und skalierte Bauelemente aufgezeigt. Zudem erfolgt eine ausführliche Diskussion der Modellierung mechanischer Verspannung und deren Anwendung zur Steigerung der Leistungsfähigkeit von MOSFETs. Die in SIMBA implementierten Modelle zur verspannungs-abhängigen Änderung der Ladungsträgerbeweglichkeit und Lage der Bandkanten werden ausführlich dargestellt und deren Einfluss auf die elektrischen Parameter von MOSFETs untersucht. Weiterhin wird die Verspannungsverteilung für verschiedene Herstellungsvarianten mittels der Prozess-simulation berechnet und die Wirkung auf die elektrischen Parameter dargestellt. Exponential- und Gaußverteilungsfunktionen bilden die Grundlage, um die mechanische Verspannung in der Bauelementesimulation nachzubilden, ohne die Verspannungsprofile aus der Prozesssimulation zu übernehmen. Darüber hinaus werden die Grenzfrequenzen der Logiktransistoren in Bezug auf die parasitären Kapazitäten und Widerstände und zur erweiterten MOSFET-Charakterisierung dargestellt.

Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründet. / As conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed.

Les travaux présentés dans ce mémoire visent à analyser et optimiser le comportement des composants de protection haute tension contre les décharges électrostatiques (ESD) à leur déclenchement. Pour cela, deux approches ont été suivies : Un outil de mesure dédié, le "transient-TLP", a été développé. Cet outil est basé sur la correction mathématique des données mesurées à l'oscilloscope avec un système de mesure vf-TLP standard. L'erreur de mesure est inférieure à 2 %. La méthode, d'abord conçue pour des mesures sur wafer, a ensuite été appliquée pour mesurer des composants sur boîtier. A l'aide de cet outil, le comportement transitoire des protections ESD utilisées à Freescale a pu être analysé. En particulier, la simulation physique a permis de mieux comprendre l'origine physique de l'apparition d'un pic de surtension au déclenchement de ces composants et des solutions de dessin ont été proposées pour en réduire l'amplitude.

Les travaux de cette thèse ont consisté à développer une méthodologie permettant de prédire, à l'aide d'un outil de simulation physique, le niveau de robustesse d'une structure de protection ESD réduisant ainsi le nombre d'itérations silicium. Cette méthode ne peut être appliquée que si un calibrage minutieux de la simulation est préalablement réalisé. L'originalité de notre méthodologie repose sur le fait que la simulation ne sera réalisée que dans le domaine de validité en température des modèles physiques utilisés (c'est-à-dire pour des températures inférieures à 600K). Plutôt que d'utiliser directement la valeur de la température comme critère de défaillance du composant, notre méthode se base sur des paramètres physiques dépendants de la température. Ces derniers sont le taux d'ionisation par impact (Gi) et celui de Schokley Read Hall (RSRH) dont l'extrapolation de leur évolution respective permet de prédire le niveau de robustesse ESD du composant. La méthode a été validée pour différents dispositifs ESD réalisés dans deux technologies de puissance intelligente (Smart Power : 0.35mm et 0.25mm) différentes. La méthodologie développée durant cette thèse procure donc le double avantage de prédire des niveaux de robustesse ESD précis (c'est-à-dire proches des valeurs mesurées) avec des temps de simulation considérablement réduits en comparaison avec ceux que consommeraient d'autres méthodes proposées dans la littérature.

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Despite significant advances in the field of organic electronic devices, a complete and thorough theoretical understanding of their operation is still missing. This study aims to deepen the understanding of the underlying physics of organic field-effect transistors (OFETs) through analytical modeling, numerical device simulations and experimental validations of contact-induced performance improvements and traps. The thesis presents a comprehensive methodology for reliable parameter extraction for the contact resistance of OFETs using conventional extraction methods originally developed for silicon-based transistors. A benchmarking strategy is proposed for accurate and reliable parameter extraction, involving a comparative study of different extraction techniques to ensure the most precise results. The study investigates the experimentally proven performance gain of OFETs with contact engineering on oxidized metal electrodes. Theoretical analysis is performed to identify the root causes of the observed performance enhancement, providing valuable insight into the underlying physics of contact engineering and its impact on OFET performance. In addition, the thesis explores the impact of dynamic trapping on highfrequency transistor performance and presents innovative methods for characterizing traps. Through the use of TCAD simulations, a comprehensive study of the internal quantities of organic transistors is conducted. The study provides a critical step towards developing a physics-based compact model for OFETs that can capture the essential physics of the device. Overall, this thesis provides comprehensive guidelines for reliable parameter extraction and performance improvement of OFETs. It makes significant contributions to the understanding of their underlying physics and lays the foundation for the development of physics-based compact models for OFETs, which could potentially revolutionize the field of organic electronics.

À la base de l’évolution de la technologie microélectronique actuelle, la réduction des dimensions critiques des MOSFET standards pour améliorer leurs performances électriques a atteint depuis quelques années ses limites physiques. L’utilisation de nanocomposants innovateurs ayant une configuration planaire, comme solution de remplacement, semble être une voie prometteuse pour certaines applications. Les diodes autocommutantes, Self-Switching Diodes (SSD), en font partie. Les SSD sont des composants unipolaires à deux accès ayant une caractéristique I-V non-linéaire semblable à celle d’une diode bipolaire. Leur configuration planaire rend leur fabrication plus facile et réduit considérablement les capacités parasites intrinsèques. Cette thèse porte sur la fabrication, la simulation et la caractérisation électrique de SSD fabriquées sur des substrats en SOI (Silicon-On-Insulator). Les dispositifs SSD ont été réalisés au départ grâce à des gravures par FIB (Focussed Ion Beam). Cette technique polyvalente nous permet de contrôler en temps réel les conditions de gravure. Par la suite, nous avons procédé à une fabrication massive de SSD en utilisant la technique d’électrolithographie et de gravure sèche. Les simulations effectuées principalement avec TCAD-Medici nous ont permis d’optimiser et d’investiguer en détails l’effet critique des paramètres géométriques (longueur, largeur et épaisseur du canal conducteur ainsi que la largeur des tranchées isolantes) et des paramètres physiques (densité surfacique aux niveaux des interfaces isolant/semiconducteur, densité des dopants et type de diélectrique dans les tranchées isolantes) des SSD sur les caractéristiques électriques, les valeurs de la tension seuil et les phénomènes de transport non linéaire qui ont lieu dans le canal conducteur de ce type de composants. Les mesures expérimentales de caractéristiques I-V de SSD ayant des canaux conducteurs de largeurs et de longueurs variables confirment les prévisions de nos simulations. Bien que le comportement électrique des SSD ressemble à celui d’un MISFET, nous démontrons le fait que l’on ne peut modéliser leurs caractéristiques I-V avec les mêmes expressions en nous basant sur le principe de fonctionnement spécifique à chacun de ces deux dispositifs.