L’environnement radiatif naturel est connu pour être sévère sur les composants électroniques de puissance. Il est caractérisé par des particules chargées électriquement, notamment des ions lourds et des protons. Dans le contexte avionique, c’est maintenant essentiel d’estimer les effets de dites particules : les MOSFETs de puissance sont en fait largement utilisés pour les caractéristiques électriques et le coût. Cette étude s’occupe de la prédiction du Single Event Effect (SEB) dans les MOSFETs de puissance : sur la base d’une analyse physique à travers des simulations TCAD, lemodèle de prédiction DELPHY est construit pour calculer les taux d’occurrence du SEB généré par ions lourds et protons. Le SEB provient de la génération d’une charge dans le composant, qui évolue via un courant élevé et auto-alimenté, ayant comme conséquence la destruction thermique du composant. Le SEB a été étudié dans ses différents aspects : c’est admit qu’il dépend de plusieurs facteurs, notamment la géométrie du composant, son dopage et sa polarisation ; la nature et le LET (Linear Energy Transfer) de la particule, le lieu et l’angle d’impact. Tous ces paramètres ne peuvent pas être contrôlés, et le compromis entre le coût et la fonctionnalité limite la mise en place des solutions de durcissement. Pour cette raison, un modèle de prédiction de l’occurrence SEB est nécessaire, ce qui fait l’objet de cette étude. Le modèle DELPHY est basé sur l’analyse physique du Single Event Burnout, à travers la simulation composant 2D TCAD, afin de maîtriser les paramètres cités auparavant qui sont pertinents pour le phénomène. Deux différentes topologies de composant on été étudiées (HEXFET et STRIPFET). A partir de cette analyse, une loi empirique de déclenchement a été calculée et un critère SEB basé sur le champ électrique et la charge déposée dans la couche epitaxiée a été défini. Les sections efficaces SEB ont été calculées pour des injections d’ions lourds. En prenant en compte la probabilité différentielle de génération des particules secondaires sous impact proton, les taux SEB ont été prédis aussi pour le cas du SEB généré par les protons. Toutes les sections efficaces calculées ont été comparées avec succès aux données expérimentales : d’abord avec les caractérisations composant publiées par le CNES ; en suite dans le cadre d’une étude spécifique commune ONERA-CERN afin de caractériser la prochaine génération des convertisseurs de puissance dans le Large Hadron Collider. DELPHY propose donc d’avoir un rôle essentiel comme instrument de prédiction SEB, et trace la route pour une amélioration de l’estimation des taux SEB. / The natural radiation environment has proved to be particularly harsh on power electronics devices. It is characterized by electrically charged particles such as heavy ions and protons among others. In particular, inside the atmosphere it has now become essential to estimate the effects of these particles: power MOSFETs in fact are widely used because of their appealing electrical characteristics and costs, thus making the prediction of destructive effects one of the fundamental parts of the project. This work focuses on the prediction of Single Event Burnout (SEB) inside power MOSFETs: based on physical analysis through TCAD simulations, the predictionmodel DELPHY is built in order to calculate occurrence rates of heavy ion and proton induced SEB. SEB consists of a charge generation inside the device, which evolves into a high and self-sustained current, whose main consequence is the thermal destruction of the component. SEB has been deeply studied in several aspects: it is now established that it depends on multiple factors, such as component geometry, doping and bias; particle nature and Linear Energy Transfer, impact location and angle. A power electronics designer does not have control over all the cited parameters, and the trade-off between cost and functionality limits the application of hardness measures at circuit and device level. For this reason, a SEB rate prediction model is neededand represents the object of this work. DELPHY model moves from physical analysis of SEB, performed with TCAD 2D simulations, in order to control the aforementioned factors which are relevant for the phenomenon. Two different MOSFET topologies have been studied (HEXFET and STRIPFET). Starting from this analysis, an empirical triggering law has been calculated and a SEB criterion based on electric field and charge deposition inside the epitaxial layer has been defined. SEB cross sections have then been calculated for heavy ion impacts. Taking into account the differential probability of secondary generation by proton impact, a SEB rate has been predicted also for proton induced SEB. All the calculated cross sections have been successfully compared to experimental data: firstly from a device characterization published by CNES; and secondly in the frame of a dedicated joint study ONERA-CERN to characterize next generation of Large Hadron Collider power converters. As a general conclusion, DELPHY model leads the way as a valid SEB prediction tool and opens new roads for enhancement of SEB rates estimation.

Dans l’industrie de la micro-électronique, les efforts à fournir pour les nouvelles applications développées deviennent de plus en plus contraignants et difficiles à supporter en terme de coût. Les agressions provenant des décharges électrostatiques (ESD) générées par l’environnement direct sur les puces constituent un facteur important de la chute de rendement et donc des coûts. Ces difficultés s’ajoutent aux limites physiques plus strictes pour fabriquer des transistors lorsque l’on aborde des échelles nanométriques. La technologie Silicium sur Isolant (SOI) a été développée afin de contourner cette difficulté, mais l’intégration des protections ESD limite son émergence du fait de la complexité de la mise au point et du développement d’un réseau de protection pour la puce.L’objectif annoncé de ce travail de recherche, effectué en collaboration entre STMicroelectronics le CEA et l’IMEP est d’évaluer les caractéristiques principales de la technologie pour la protection contre les décharges et de proposer une stratégie innovante de protection adaptée au SOI. En effet, à partir de résultats expérimentaux, nous avons pu constater que l’oxyde enterré, le BOX, limite les performances en robustesse et diminue la fenêtre de conception pour le déclenchement des protections. Pour y remédier, une structure commandée bidirectionnelle a été développée sur PDSOI afin de faciliter la dissipation thermique et améliorer la robustesse. Pour prolonger cette solution sur technologie FDSOI, une étude approfondie sur le thyristor afin a été menée afin de porter cette solution. L’analyse de simulation 3D et de résultats silicium ont permis de proposer une stratégie de protections innovantes pour le thyristor sur FDSOI. / In the microelectronics industry, the fabrication process for advanced technological nodes becomes more and more cumbersome and limiting in terms of cost. The electrostatic discharges (ESD) generated by the direct environment affect the circuits and constitute an important factor for the decrease of the yield and thus result in an increase of the costs. Apart from these difficulties, there are also issues arising from the physical limits of transistor integration when reaching the nanoscale.The Silicon on Insulator (SOI) technology was developed in order to bypass this difficulty. However, the integration of ESD protections limits its emergence due to the development complexity and the protection circuit needed. The goal of this work which was a collaboration between STMicroelectronics, CEA and IMEP was to evaluate the principal characteristics of this technology for electrostatic discharge protection and propose a novel protection strategy adapted for SOI.In fact, we were able to confirm from experimental results that the buried oxide (BOX) limits the performances in terms of robustness and narrows the window of conception for the triggering of the protections. A commanded bidirectional structure was developed on PDSOI and proposed as a solution to facilitate the thermal dissipation and improve the robustness.In order to extend this solution on FDSOI technology, a detailed study on the thyristor was performed. Analysis of the 3D simulations and experimental results permitted to propose an innovative strategy for ESD protections on FDSOI.

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Gate-all-around (GAA) nanosheet field effect transistors (NSFETs) seem to be one of the most promising replacement options for FinFETs towards scaling down below to the sub-7nm technology nodes. They offer better electrostatics and control of short channel effects (SCEs) due to their superior control over the channel and their large effective channel width. Moreover, one can vertically stack multiple nanosheets to improve the drive strength of the device at a much-relaxed geometry than an aggressively scaled FinFET. However, stacking nanosheets would result in complex device structure, leading to significant process variability. Process variations could arise from irregular sheet thicknesses, random doping fluctuations, strain-induced variability, temperature effects, etc. which would affect the performance of the device. This has put a great emphasis on the need to come up with a properly calibrated process and simulation tools to analyze the performance of the NSFETs by identifying the sources of process variations with utmost precision. For this purpose, a TCAD-based simulation assessment has been done to model the design and performance of GAA NSFETs. The study explores the impacts of the variation in various physical parameters including the number of nanosheets, the sheet thickness, the work-function (WF) of metal gate stack layers, operational temperatures and channel doping on the electrical performance of the NSFETs. Moreover, a detailed fabrication process simulation flow for the design of a 3-sheet GAA NSFET has been presented. The simulation results predict that the process variations primarily have an impact on the device threshold voltage (Vth) which in turn influences the on-off currents, and the sub-threshold swing of the device. A comparative analysis has been done to understand the deviation of these electrical characteristics from their ideal values as a result of these variations. / Gate-all-around (GAA) nanoblads-fälteffekttransistorer (NSFETs) verkar vara ett av de mest lovande ersättningsalternativen för FinFET transistorer för att möjliggöra skalning ner till sub 7nm teknologinoderna. Denna typ av transistorer har bättre elektrostatik och kontroll av kortkanalseffekter (SCE) tack vare sin goda kontroll över kanalen och sin stora effektiva kanalvidd. Man kan dessutom stapla nanoblad vertikalt för att förbättra komponentens strömdrivningsförmåga med en mer relaxerad geometri än för en aggressivt skalad FinFET. Att stapla nanoblad gör komponentens struktur mer komplex vilket leder till betydande processvariabilitet. Processvariationer kan uppstå från oregelbundna tjocklekar för bladen, slumpmässiga dopningsfluktuationer, töjningsinducerad variabilitet, temperatureffekter m.m. Alla dessa variationer kan påverka komponentens prestanda. Det är därför viktigt att etablera korrekt kalibrerade process- och simuleringsverktyg för att analysera prestandan hos nanoblads-transistorerna. För detta ändamål har en TCAD-baserad simuleringsstudie gjorts för att modellera designen och prestandan för GAA nanoblads-transistorer. Studien undersöker effekterna av variationen i olika fysiska parametrar, inklusive antalet nanoblad och bladtjockleken, utträdesarbetet för metallgaten, temperaturen och kanaldopningen på den elektriska prestandan hos nanobladstransistorerna. Dessutom har ett detaljerat processimuleringsflöde för utformningen av 3-blads transistorer presenterats. Simuleringsresultaten visar att processvariationerna i första hand har en inverkan på transistorns tröskelspänning som i sin tur påverkar av- och på- strömmarna och subtröskelegenskaperna. En jämförande analys har gjorts för att förstå avvikelsen mellan dessa elektriska egenskaper från deras idealvärden som ett resultat av dessa variationer.

This thesis is about simulation of semiconductor X-ray and particledetectors. The simulation of a novel coating for solid state neutrondetectors is discussed as well as the implementation of a simulationframework for hybrid pixel detectors.Today’s most common thermal neutron detectors are proportionalcounters, that use 3He gas in large tubes or multi wire arrays. Globalnuclear disarmament and the increase in use for homeland securityapplications has created a shortage of the gas which poses a problemfor neutron spallation sources that require higher resolution and largersensors. In this thesis a novel material and clean room compatible pro-cess for neutron conversion are discussed. Simulations and fabricationhave been executed and analysed in measurements. It has been proventhat such a device can be fabricated and detect thermal neutrons.Spectral imaging hybrid pixel detectors like the Medipix chipare the most advanced imaging systems currently available. Thesechips are highly sophisticated with several hundreds of transistors perpixel to enable features like multiple thresholds for noise free photoncounting measurements, spectral imaging as well as time of arrivalmeasurements. To analyse and understand the behaviour of differentsensor materials bonded to the chip and to improve development offuture generations of the chip simulations are necessary. Generally, allparts of the detector system are simulated independently. However, itis favourable to have a simulation framework that is able to combineMonte Carlo particle transport, charge transport in the sensor as wellas analogue and digital response of the pixel read-out electronics. Thisthesis aims to develop such a system that has been developed withGeant4 and analytical semiconductor and electronics models. Further-more, it has been verified with data from measurements with severalMedipix and Timepix sensors as well as TCAD simulations.Results show that such a framework is feasible even for imagingsimulations. It shows great promise to be able to be extended withfuture pixel detector designs and semiconductor materials as well asneutron converters to aim for next generation imaging devices.

Le développement de LED à base de nitrures représente un enjeu important tant sur le plan scientifique qu’industriel et sociétal. De par leur large bande interdite, les matériaux semi-conducteurs à base de nitrures d’éléments III (composés III-N) tels que le GaN et ses alliages sont de très bons candidats pour la réalisation de dispositifs optoélectroniques nouveaux. Néanmoins, ces systèmes présentent bon nombre de limitations, principalement dues à l’évolution des propriétés de l’InGaN lorsque la concentration d’indium augmente. Les effets de contrainte et de polarisation affectent la qualité du matériau et donc l’émission spontanée de la LED en général. De plus, dans un contexte de raréfaction des ressources naturelles, l’utilisation de l’indium, matériau rare et cher, doit se faire de manière raisonnée. Or les systèmes actuels (micro-écran, dispositifs portatifs, ...) requièrent des LED toujours plus puissantes et riches en Indium. Le but est aujourd’hui d’obtenir des LED haute performance, avec un bon rendu de couleurs et surtout à moindre coût en utilisant des matériaux alternatifs. C’est dans ce contexte que s’inscrit ce sujet de thèse qui consiste en l’étude théorique du matériau ZnGeN2 et de son introduction au sein d’une structure LED. L’idée est ici de créer un puits quantique de type II InGaN-ZnGeN2 afin d’augmenter l’efficacité des zones d’actives et ainsi de réaliser des LED pouvant opérer sur une large gamme de longueurs d’ondes allant de l’IR à l’UV. Cette approche permet de diminuer la quantité d’indium dans les LED et ainsi de créer des structures moins onéreuses avec un matériau de meilleure qualité. Le ZnGeN2 dérive des nitrures d’éléments III en remplaçant le groupe III alternativement par un élément du groupe II (Zn) et du groupe IV (Ge). Les énergies de gap et le paramètre de maille de ZnGeN2 sont très proches de ceux du GaN. De plus, les organisations cristallographiques sont similaires et le large décalage de bande entre InGaN et ZnGeN2 autorise la formation d’une hétérostructure du type II InGaN/ZnGeN2. L’insertion d’une couche de ZnGeN2 dans une structure classique de puits quantique GaN/InGaN aboutit à des modifications significatives : le fort confinement des trous dans la couche de ZnGeN2 autorise l’utilisation d’une quantité moindre d’indium dans le puits. Dans le puits quantique de type II InGaN/ZnGeN2 une fine couche d’AlGaN est utilisée comme barrière pour un meilleur confinement. L’ensemble permet d’obtenir un meilleur recouvrement des fonctions d’ondes électron-trou comparé à celui obtenu dans le cas d’une LED classique. Au cours de la thèse nous présenterons les résultats des simulations des différentes structures LED avec puits quantique de type-II. Nous étudierons des structures LED pour des émissions dans le vert et le rouge. Différentes géométries de LED seront développées en faisant varier la position et l’épaisseur de la couche de ZnGeN2. Nous utiliserons ici le logiciel de simulation SILVACO/ATLAS avec le modèle k.p à six bandes pour le calcul de la structure de bandes, qui prend en compte les effets de tension, l’enchevêtrement des bandes de valence ainsi que les polarisations spontanées et piézoélectriques / Nitride LEDs development presents significant scientific and societal issues. The aim is to get low-cost, high efficiency LEDs with accurate color-rending (typically the Color Rending Index has to be higher than 90). Due to their large band gap (from 0.8 to 6.2 eV), III-N materials, as GaN and alloys, are still used for LEDs development. Nevertheless, they present several huge limitations mainly due to the evolution of InGaN properties for higher Indium concentrations. Strain and polarization effects affect then the LED quality through the reduction of the spontaneous emission. New high-performance devices require the development of new materials and the introduction of ZnGeN2 layers could be an alternative solution. We report here on a new green and red-emitting light emitting device (LED) architecture containing only 16% of indium. The structure is based on the use of a new type-II ZnGeN2/In0.16Ga0.84N quantum well. Type II InGaN-ZnGeN2 quantum wells (QWs) were proposed for the improvement of efficiency in active regions and realizing then devices operating in a large wavelength range from UV to IR. The zinc germanium nitride (ZnGeN2) is a new promising semiconductor for optoelectronic devices such as LED or photovoltaic cells due to its large, direct, and adjustable band gap, most particularly considered to overcome the green-gap issue in LED technology. ZnGeN2 derives from the III-nitride elements by replacing the III-group alternatively by a group II (Zn) and a group IV (Ge). Both the energy band gap and the lattice parameters of ZnGeN2 are very close to those of GaN. The crystallographic organizations are similar and the recently predicted large band offset between GaN and ZnGeN2 allows the formation of a type-II InGaN-ZnGeN2 heterostructure. Studies of ZnGeN2 based quantum well behaviors are scarce and no information on the overall electro-optical operation of such LED is available. We simulate here with SILVACO/ATLAS the complete behavior of a green and red LED structures in which the active region is a type-II ZnGeN2/In0.16Ga0.84N quantum well. A thin AlGaN layer is used as a barrier for a better carrier confinement. The position and the thickness of the ZnGeN2 layer are parameters used to examine the luminous and electrical behavior as well as the external quantum efficiency of this LED compared to a standard InGaN-based LED emitting at the same wavelength. Inserting a ZnGeN2 layer in a conventional type-I InGaN QW structure yields significant modifications. The strong confinement of holes in the ZnGeN2 layer allows the use of a lower In-content InGaN QW with uniform In content. We demonstrate a significant enhancement of the spontaneous emission and the possibility to reach both a better quantum efficiency and light output when using the type-II structure. The self-consistent 6-band k.p method is used to perform the band structure calculations, which consider the effect of strain, the valence band mixing, and the spontaneous and piezoelectric polarizations

This thesis explores Single-Photon Avalanche Diodes (SPADs), which are solid-state devices for photon timing and counting, and concentrates on SPADs integrated in nano-scale CMOS. The thesis focuses on: the search for new theory regarding Geiger-mode operation; proving the utility of calibrated Technology Computer- Aided Design (TCAD) tools for accurately simulating SPADs for the first time; the investigation of how manufacture influences device operation; and the integration of high performance SPADs into CMOS which rival discrete devices. The accepted theories of SPAD operation are revisited and it is discovered that previously neglected minority carriers have many significant roles such as determining: after-pulsing, Dark Count Rate (DCR), bipolar “SPAD latch-up,” nonequilibrium DCR, and “quenching”. The “quenching” process is revisited and it is concluded that it is the “probability time” of ≈100-200ps, and not the previously thought latching current that is important. SPADs are also found to have transient negative differential resistance. The new theories of SPADs are also supported by steady-state 1D, 2D and 3D TCAD simulations as well as novel transient simulations and videos. It is demonstrated as possible to simulate DCR, Photon Detection Efficiency (PDE), guard ring performance, breakdown voltage, breakdown voltage variation, “quenching,” and transient operation of SPADs with great accuracy. The manufacture of SPADs is studied focusing on the operation and optimisation of guard rings and it is found that ion implantation induced asymmetry from the tilt and rotation/twist is critical. Where symmetric, guard rings fail first along the <100> directions due to enhanced mobility. Process integration rules are outlined for obtaining high performance SPADs in CMOS while maintaining compatibility with transistors. The minimisation of tunnelling with lightly-doped junctions and the reduction of ion implantation induced defects by additional annealing are found essential for achieving low DCR. The thesis demonstrates that it is possible to realise high performance SPADs in CMOS through the innovation of a “Deep SPAD” which achieves record PDE of ≈72% at 560nm with >40% PDE from 410-760nm, combined with 18Hz DCR, <60ps FWHM timing resolution, and <4% after-pulsing which is demonstrated to have potential for significant further improvement. The findings suggest that CMOS SPAD-based micro-systems could outperform existing photon timing and counting solutions in the future.

Nesta tese são apresentados estudos do impacto de armadilhas no desempenho elétrico de MOSFETs em nível de circuito e um simulador Ensamble Monte Carlo (EMC) é apresentado visando a análise do impacto de armadilhas em nível de dispositivo. O impacto de eventos de captura e emissão de portadores por armadilhas na performance e confiabilidade de circuitos é estudada. Para tanto, um simulador baseado em SPICE que leva em consideração a atividade de armadilhas em simulações transientes foi desenvolvido e é apresentado seguido de estudos de caso em células SRAM, circuitos combinacionais, ferramentas de SSTA e em osciladores em anel. Foi também desenvolvida uma ferramenta de simulação de dispositivo (TCAD) atomística baseada no método EMC para MOSFETs do tipo p. Este simulador é apresentado em detalhes e seu funcionamento é testado conceitualmente e através de comparações com ferramentas comerciais similares. / This thesis presents studies on the impact of charge traps in MOSFETs at the circuit level, and a Ensemble Monte Carlo (EMC) simulation tool is developed to perform analysis on trap impact on PMOSFETs. The impact of charge trapping on the performance and reliability of circuits is studied. A SPICE based simulator, which takes into account the trap activity in transient simulations, was developed and used on case studies of SRAM, combinational circuits, SSTA tools and ring oscillators. An atomistic device simulator (TCAD) for modeling of p-type MOSFETs based on the EMC simulation method was also developed. The simulator is explained in details and its well function is tested.

Le développement des systèmes de télécommunication et de transfert d’informations motive la mise au point de systèmes de transmission qui permettent des débits plus élevés sur des distances plus grandes. De ce fait, les transistors utilisés dans ces systèmes doivent fonctionner à des fréquences et des puissances plus élevées. Différents transistors sont apparus pour répondre au mieux aux contraintes des applications visées par ces systèmes. Les transistors à haute mobilité électronique, HEMT, en nitrure de gallium (GaN) répondent actuellement aux applications allant de 1GHz à 30GHz. Pour ces applications, les HEMT GaN concurrencent avantageusement les technologies bipolaires et BiCMOS basées sur SiGe, les LDMOS Si et SiC, ainsi que les PHEMT GaAs. Même si la filière technologique GaN est encore récente, les HEMT GaN semblent prometteurs. A l’image des autres technologies III-V (InP, GaAs), les procédés de fabrication utilisés pour les HEMT AlGaN/GaN sont complexes et entraînent la formation de nombreux défauts cristallins. Des effets parasites de fonctionnement sont induits par des mécanismes physiques qui pénalisent le transport des porteurs dans la structure. De ce fait, à l’heure actuelle, ces effets parasites ont une influence négative sur les performances de ce transistor. Ils sont principalement liés aux pièges à électrons induits par des impuretés présentes dans le matériau ou des défauts cristallins. Malgré cela, les performances sont très prometteuses et rivalisent déjà avec d’autres technologies hyperfréquences (InP, GaAs, SiC et Si) puisque les HEMTs AlGaN/GaN débitent des puissances de 4W/mm à 30GHz [ITRS08]. Les travaux présentés dans ce manuscrit sont consacrés à l'étude des phénomènes parasites dans les HEMTs AlGaN/GaN. Les composants étudiés dans ce travail proviennent du programme blanc ANR CARDYNAL et ont été fabriqués par III-V Lab Alcatel-Thales. Une méthodologie a été développer afin de permettre la simulation TCAD d’un HEMT GaN dans l’objectif de valider ou d’invalider les origines des mécanismes de dégradation ainsi que des effets parasites. Le courant de grille a été spécialement étudié et un modèle analytique permettant de le décrire en fonction de la température a été développé. Les mécanismes de transport à travers la grille ont aussi été étudiés par simulation TCAD afin de les localiser géographiquement dans la structure du transistor. / III-V nitrides have attracted intense interest recently for applications in high-temperature, high-power electronic devices operating at microwave frequencies. Great progress has been made in recent years to improve the characteristics of nitride High Electron Mobility Transistors (HEMTs). However, it's necessary to study the mecanisms involved in the electron transport as the mechanic strain on the AlGaN layer, the fixed charge distribution and leakage currents. In this goal, from DC I-V measurements, pulsed I-V measurements and DCTS measurements, TCAD simulation are used to validate the assumption on the origin of the parasitic mechanisms on the electron transport. I-V measurement in temperature (from 100K to 200K) are used to identify the nature of mechanisms (Poole-Frenkel, band-to-band tunneling, thermionic,..). With this method, an accurate study of the gate current was done. To choose the different physical phenomena and which model to implement in the TCAD simulations, an analytical model was developed with a compraison with measurements. These mechanisms are validated by TCAD simulation. The comparaison between I-V measurements and simulation permit to localize (in the transistor) these parasitic mechanisms. In conclusion of this work, a high density of traps in a thin layer under the gate increase the probability of tunnelling current through the gate. When the gate bias increases, the high density of traps in AlGaN layer is using by electrons to leak by the gate. When the gate bias increases, the valence band in AlGaN layer is aligned with the conduction band in the channel. The very thin thickness of this layer (about 25nm) makes possible a band-to-band tunneling.

Les composants actifs des convertisseurs de puissance empoyés pour la traction ferroviaire 1200 volts sont actuellement des IGBTs. Ceux-ci sont handicapés par leurs pertes en commutation et leur emballement thermique. L'utilisation de transistors MOS de puissance permettrait de pallier ces inconvénients. Néanmoins, à ces niveaux de tension, les transistors MOS sont pénalisés par leur compromis "tenue en tension/résistance passante spécifique". Dans le cadre de ces travaux de thèse, nous avons étudié différents principes pour concevoir une nouvelle structure MOS performante. Nous avons arrêté notre choix sur une structure se basant sur le concept de la superjonction, réalisé par gravure profonde et diffusion de bore. Théoriquement, cette structure atteint 13 mOcm2 pour 1200 V. Une grande partie des travaux de recherche a consisté à optimiser cette structure. Pour cela, nous avons étudié l'influence des paramètres technologiques et géométriques sur le compromis "tenue en tension/résistence passante spécifique". Nous avons également développé une terminaison innovante afin d'assurer la tenue en tension du composant. Il a ensuite fallu identifier les étapes critiques du procédé de fabrication. A partir de ces résultats, nous avons réalisé une diode 1200 V qui nous a permis de valider certaines briques technologiques.