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Ce sujet de thèse a pour objectif principal la conception de protection contre les décharges électrostatiques (ESD) en technologie silicium avancée sur isolant film mince (FDSOI) avec la compatibilité substrat massif. Ceci suppose une caractérisation ESD des dispositifs élémentaires déjà existants et une conception complète de nouveaux dispositifs sur technologie FDSOI. Ces caractérisations se feront, soit en collaboration avec les équipes de caractérisation ESD présents à STMicroelectronics-Crolles, soit directement par le doctorant grâce au banc de test ESD présent dans le laboratoire pour les développements plus en amont si besoin. La caractérisation fine des mécanismes physiques et des performances des composants sera menée à IMEP qui dispose des équipements adéquats (bancs de mesures en basse et haute température, bruit, pompage de charge, etc) et d’une compétence scientifique incontournable. Il sera ensuite nécessaire d’effectuer des choix de stratégies de protection ESD en fonction des applications et des circuits visés par les équipes de STMicroelectronics. On gardera à l’esprit la notion de fiabilité dès la conception de la protection. Une des stratégies envisagée pour la réalisation de protections ESD compatibles avec des films ultra-minces est l’intégration de ces dispositifs sur substrats hybrides. En effet, il a été démontré chez STMicroelectronics en partenariat avec le LETI qu’il était possible de co-intégrer à partir d’un substrat SOI des dispositifs FDSOI ainsi que des dispositifs bulk. Ceci est rendu possible au moyen d’un réticule supplémentaire qui permet de venir retirer le film de silicium et l’oxyde enterré aux endroits voulus. Ainsi la protection ESD est similaire à celle réalisée sur silicium massif mais avec des implantations compatibles avec des dispositifs à film mince. Les dispositifs sont donc sensiblement différents de ceux réalisés sur bulk et nécessitent une caractérisation approfondie afin de les optimiser au mieux. Une approche ambitieuse vise à concevoir des composants SOI inédits, utilisables pour la protection ESD. Ce volet du travail sera en autre effectué sous la responsabilité de l’IMEP qui a récemment inventé et publié plusieurs types de transistors révolutionnaires : Z2-FET, TFET et BET-FET [12-14].Les études se feront sur des dispositifs silicium sur isolant issus des technologies de fabrication STMicroelectronics. Pour ce faire, il sera nécessaire d’appréhender les techniques de fabrication. Dans ce cadre, une simulation des processus de fabrication est envisagée sous la chaîne d’outil ISE-TCAD en C20nm et technologies futures. Tout d’abord ceci permettra d’embrasser l’ensemble des possibilités inhérentes à la création de nouveaux composants dans la technologie considérée et ensuite cette étude préliminaire fournira des structures de simulation pour les configurations ESD. Parallèlement, les outils TCAD de simulation physique du semi-conducteur à gap indirect type silicium seront mis à profit pour étudier plus précisément le comportement du composant élémentaire de protection ESD. Ces éléments peuvent être par exemple de type : diode, ggNMOS, Tr BIMOS, SCR ou SCR, T2, Beta-matrice, PPP… La synergie avec l’IMEP est essentielle pour l’identification et l’analyse des mécanismes physiques gouvernant le fonctionnement des dispositifs. Notamment, l’objectif principal est d’intégrer la protection ESD dans son application finale et d’évaluer son efficacité et son dimensionnement par l’intermédiaire de paramètres géométriques par exemple. Il sera également possible de réaliser des simulations mixtes afin de mieux tenir compte des effets 3D de la structure (effet de coins, dépolarisation de substrat) et de connaître l’influence des circuits de déclenchement associés à cette protection. L’optimisation de l’implantation de la protection ESD sera alors envisageable au regard des résultats de simulation. On se place ici dans le cadre d’une démarche de Co-Design de protection ESD. / "The thesis main objective is the design of protection againstelectrostatic discharge (ESD), for deep submicron (DSM)state-of-the-art fully depleted silicon-on-insulator technology (FDSOI).This requires the ESD characterization of existing elementary devicesand design of new FDSOI devices. The detailed characterization of thephysical mechanisms and device performance will be conducted at IMEPwhich has adequate facilities and scientific competence in this field.It will then be necessary to make choices for ESD protectionstrategies based on circuit applications by STMicroelectronics. Anambitious approach aims to develop novel SOI components used for ESDprotection. This part of the work will be performed under theresponsibility of IMEP as it has has recently invented and publishedseveral types of revolutionary transistors Z 2-FET, TFET andBET-FET. It will be necessary to understand the fabrication processtechnology of STMicroelectronics. In this framework, 3D simulation ofthe technology will be performed on TCAD software for 28nm FDSOI andfuture technologies. Physical simulation, with TCAD tools of thesemiconductor will be used to study more precisely the behavior of theelementary devices of ESD protection. Collaboration with the IMEP isessential for the identification and analysis of the physicalmechanisms governing device operation.In particular, the main objective is to integrate ESD protection andevaluate its effectiveness and design. It will also be possible toperform mixed-mode simulation to better analyse the effects of the 3Dstructure (corner effects, depolarization of substrate) and evaluatethe influence of trigger circuits associated with this protection.Optimizing the implementation of ESD protection will then be possible.Having studied from a theoretical point of view and numericalsimulation, ESD protection cells and trigger circuits associated withthe ESD protection strategy, qualification on silicon will be applied.This will be done by a test vehicle in the chosen SOI technology, andelectrical characterization of the structures and protection networkswill follow. Finally, the ESD performance will be analyzed to provideoptimization of the design and the choice of ESD protection strategybased on targeted applications."

La conception des dispositifs nanométriques CMOS apporte de nouveaux défis à la communauté TCAD. En effet, de nos jours, les améliorations des performances des transistors ne sont plus simplement dû à une simple diminution des dimensions des dispositifs, mais aussi à l'introduction de boosters de technologies tels que des nouvelles architectures (FDSOI, trigate), des oxydes de grille à forte permittivité, l'ingénierie de la contrainte ou de nouveaux matériaux de canal (Ge, III-V). Pour faire face à tous ces nouveaux défis technologiques, la modélisation TCAD (Technology Computer Aided Design) est un outil puissant pour guider le développement mais aussi pour réduire les coûts. Dans ce contexte, ce travail de thèse vise à améliorer la modélisation TCAD pour les technologies 28/14 et 10FDSOI, avec une attention particulière sur les impacts des contraintes mécaniques sur leurs performances. Dans un premier temps, les différents mécanismes impactant la mobilité des technologies FDSOI ont été étudiés en détail. Les modèles implémentés dans des outils de simulations avancés (NEGF, Multi subbands Monte Carlo, Kubo-Greenwood) sont étudiés, comparés et des développements du logiciel interne à STMicroelectronics (UTOXPP) sont proposés. Dans un second temps, une approche « top down » a été mis en place. Elle consiste à calibrer les modèles TCAD empiriques non pas sur des mesures mais sur des outils de simulations avancés (Kubo-Greenwood). Les modèles TCAD calibrés montrent de très bons accords avec les mesures de mobilité (split-CV) en variant la température, la polarisation du substrat et l’épaisseur de l’IL (Interfacial layer). Dans un troisième temps, les méthodes utilisées lors de cette thèse pour modéliser les contraintes induites par le procédé de fabrications sont décrites. Enfin, la dernière partie concerne la modélisation TCAD des technologies 28 et 14FDSOI. Des simulations mécaniques sont effectuées pour modéliser les profils de contraintes dans les transistors. Des solutions pour optimiser la configuration des contraintes dans le canal pour ces technologies sont proposées. / The design of nanoscale CMOS devices brings new challenges to TCAD community. Indeed, nowadays, CMOS performances improvements are not simply due to device scaling but also to the introduction of new technology “boosters” such as new transistors architectures (FDSOI, trigate), high-k dielectric gate stacks, stress engineering or new channel material (Ge, III-V). To face all these new technological challenges, Technology Computer Aided Design (TCAD) is a powerful tool to guide the development of advanced technologies but also to reduce development time and cost. In this context, this PhD work aimed at improving the modeling for 28/14 and 10FDSOI technologies, with a particular attention on mechanical strain impacts. In the first section, a summary of the main models implemented in state of the art device simulators is performed. The limitations and assumptions of these models are highlighted and developments of the in-house STMicroelectronics KG solvers are discussed. In the second section, a “top down” approach has been set-up. It has consisted in using advanced physical-based solvers as a reference for TCAD empirical models calibration. Calibrated TCAD reproduced accurately split-CV mobility measurements varying the temperature, the back bias and the Interfacial Layer (IL) thickness. The third section deals with a description of the methodologies used during this thesis to model stress induced by the process flow. Simulations are compared to nanobeam diffraction (NBD) strain measurements. The use and calibration of available TCAD models to efficiently model the impact of stress on mobility in a large range of stress (up to 2GPa) is also discussed in this section. The last part deals with TCAD modeling of advanced CMOS devices for 28/14 and 10FDSOI technology development. Mechanical simulations are performed to model the stress profile in transistors and several solutions to optimize the stress configuration in sSOI and SiGe-based devices have been presented.

Diese Dissertation behandelt schwache Nichtlinearitäten in Radiofrequenzschaltern, die auf Grundlage von CMOS-Transistoren realisiert werden. Der besondere Schwerpunkt liegt auf der analytischen Modellierung sowie der Simulation der Nichtlinearität mithilfe einer TCAD (Technology Computer-Aided Design) Software. Die Nichtlinearität kann nach den verschiedenen Quellen klassifiziert werden: der Transistornichtlinearität und der Substratnichtlinearität. Für beide Bereiche werden umfassende Simulationen und analytische Modellierungen sowie Messungen präsentiert und interpretiert. / This dissertation treats weak nonlinearities in radio frequency switches that are realised based on CMOS transistor technology. A special focus lies on the analytical modeling and TCAD simulation of the nonlinearity. The nonlinearity is sorted into substrate and transistor nonlinearity. For both nonlinear regions profound simulations, analytical modeling and measurements are presented and interpreted.

L’augmentation de la densité d’intégration des circuits intégrés nous a amené à étudier, dans le cadre du développement de la technologie CMOS 45 nm, les sources de variabilité inhérentes aux procédés de fabrication utilisés pour ce nœud technologique, et à en déterminer les composantes principales,dans le but ultime de permettre la simulation précise de l’impact de la variabilité technologique à la fois au niveau transistor et circuit. Après un état de l’art des sources de variabilité du transistor MOS et des moyens de simulation associés,ce travail s'est orienté sur les fluctuations d'un facteur technologique difficilement accessible à la mesure statistique qu'est le dopage canal. Ensuite le nœud 45 nm a été étudié expérimentalement via un plan d'expériences.Ceci a permis de connaitre les variations naturelles des facteurs technologiques mais surtout les sensibilités des performances électriques vis-à-vis de ces facteurs.Nous avons pu ainsi identifier les causes prépondérantes de variabilité dues au procédé.Enfin, nous proposons d’améliorer la prise en compte des déviations des facteurs process dans les simulations Monte-Carlo et pire-cas appliquées aux modèles compacts au regard de ces observations expérimentales. / Continuous improvement in integrated circuits density of integration lead us to study process-induced variations in the framework of the 45 nm node, and to determine their principal contributions with the ultimate goal being to allow an accurate simulation of both transistor and circuit level variability. This work starts with a study of the state of the art of variability sources of the MOS transistor and associated simulation means. Then it focuses on the fluctuations of the channel doping, which is a difficult factor to measure statistically.After that we study the 45 nm node through a design of experiment which let us learn about natural variations of process factors but mostly about electrical performances sensitivity to those factors.Thanks to that we could identify major causes of process-induced variability at this stage of this node development. At last, with respect to those experimental results, we propose to enhance the taking in account of process variations in Monte-Carlo and corner simulations applied to compact models.

Le travail porte sur le développement et l’optimisation de transistors bipolaires à hétérojonction (TBH) SiGe et SiGeC par conception technologique assistée par ordinateur (TCAD). L'objectif est d'aboutir à un dispositif performant réalisable technologiquement, en tenant compte de tous les paramètres : étapes de fabrication technologiques, topologie du transistor, modèles physiques. Les études menées permettent d’atteindre les meilleures performances, en particulier une amélioration importante de la fréquence maximale d’oscillation (fMAX). Ce travail est la première approche développée pour la simulation des TBH SiGeC qui prend en compte l'impact de la contrainte et de la teneur en germanium et en carbone dans la base; conjointement pour les simulations des procédés de fabrication et les simulations électriques.Pour ce travail, nous avons développé et implémenté dans le simulateur TCAD des méthodes d'extraction de fMAX prenant en compte les éléments parasites intrinsèques et extrinsèques. Nous avons développé et implémenté un modèle pour la densité effective d’états fonction de la teneur en germanium et en carbone dans la base. Les modèles pour la bande interdite, la mobilité et le temps de relaxation de l'énergie sont calibrés sur la base de simulations Monte-Carlo.Les différentes analyses présentées dans cette thèse portent sur six variantes technologiques de TBH. Trois nouvelles architectures de TBH SiGeC avancés ont été élaborées et proposées pour des besoins basse et haute performance. Grace aux résultats obtenus, le meilleur compromis entre les différents paramètres technologiques et dimensionnels permettent de fabriquer un TBH SiGeC avec une valeur de fMAX de 500 GHz, réalisant ainsi l’objectif principal de la thèse. / The present work investigates the technology development of state-of-the-art SiGe and SiGeC Heterojunction Bipolar Transistors (HBT) by means of technology computer aided design (TCAD). The objective of this work is to obtain an advanced HBT very close to the real device not only in its process fabrication steps, but also in its physical behavior, geometric architecture, and electrical results. This investigation may lead to achieve the best electrical performances for the devices studied, in particular a maximum operating frequency of 500 GHz. The results of this work should help to obtain more physical and realistic simulations, a better understanding of charge transport, and to facilitate the development and optimization of SiGe and SiGeC HBT devices.The TCAD simulation kits for SiGe/SiGeC HBTs developed during our work have been carried out in the framework of the STMicroelectronics bipolar technology evolution. In order to achieve accurate simulations we have used, developed, calibrated and implemented adequate process models, physical models and extraction methodologies. To our knowledge, this work is the first approach developed for SiGe/SiGeC HBTs which takes into account the impact of the strain, and of the germanium and carbon content in the base, for both: process and electrical simulations.In this work we will work with the successive evolutions of B3T, B4T and B5T technologies. For each new device fMAX improves of 100 GHz, thus the technology B3T matches to 300 GHz, B4T and B5T to 400 and 500 GHz, respectively.Chapter one introduces the SiGe SiGeC heterojunction bipolar technologies and their operating principles. This chapter deals also with the high frequency AC transistor operation, the extraction methods for fMAX and the carrier transport in extremely scaled HBTs.Chapter two analyzes the physical models adapted to SiGeC strained alloys used in this work and the electrical simulation of HBT devices. This is also an important work of synthesis leading to the selection, implementation and development of dedicated models for SiGeC HBT simulation.Chapter three describes the B3T TCAD simulation platform developed to obtain an advanced HBT very close to the real device. In this chapter the process fabrication of the B3T technology is described together with the methodology developed to simulate advanced HBT SiGeC devices by means of realistic TCAD simulations.Chapter four describes the HBT architectures developed during this work. We will propose low-cost structures with less demanding performance requirements and highly performing structures but with a higher cost of production. The B4T architecture which has been manufactured in clean-room is deeply studied in this chapter. The impact of the main fabrication steps is analyzed in order to find the keys process parameters to increase fMAX without degrading other important electrical characteristics. At the end of this chapter the results obtained is used to elaborate a TCAD simulation platform taking into account the best trade-off of the different key process parameters to obtain a SiGeC HBT working at 500 GHz of fMAX.

Dans le domaine de la photodétection infrarouge (IR) haute performance refroidie, le photodétecteur à superréseaux (SR) InAs/GaSb est une filière émergente qui peut compléter les technologies déjà établies. Grâce à des années de recherche, l'Institut d'Electronique du Sud (IES) de l'Université de Montpellier a développé une expertise sur la croissance du matériau SR InAs/GaSb par épitaxie par jets moléculaires et sur la fabrication technologique des photodiodes pin dont les performances sont à l'état de l'art mondial dans le moyen IR (3-5µm). Au cours de cette thèse, nous avons étudié deux périodes différentes de SR comme zone active de photodiodes pin ayant une longueur d'onde de coupure à 5 µm à 80K : une riche en InAs (InAs-rich) et l'autre riche en GaSb (GaSb-rich). Ces structures SR présentent des caractéristiques électriques et électro-optiques très différentes. Notamment, les densités de courant de la structure InAs-rich sont très bonnes, de l'ordre de 10-8A/cm2 à 80K, alors que celles de la structure GaSb-rich sont deux décades plus élevées. L'objectif de cette thèse était donc d'analyser les performances de ces photodiodes. Pour cela, nous avons développé une méthode de simulation avec l'outil TCAD SILVACO. Appliquée tout d'abord aux structures InAs-rich, nous avons mis en évidence que ces diodes sont limitées à basse température (typiquement < 120K) par le courant de génération-recombinaison et/ou par le courant tunnel assisté par pièges. La durée de vie extraite de la simulation suit une variation en T-1/2, démontrant que les mécanismes limitant les photodiodes est la génération-recombinaison SRH. Appliquée aux structures GaSb-rich, l'approche SILVACO ne peut expliquer les résultats en courant. Nous démontrons que ces résultats sont fortement liés à la présence du champ électrique dans la zone d'absorption du composant. Cela génère à faible polarisation, un fort courant tunnel, au travers des états Wannier-Stark localisés, qui pénalise fortement le courant d'obscurité et cela malgré des améliorations obtenues au niveau du matériau. Pour finir, nous établissons des règles de dimensionnement de structures à barrière et nous proposons une structure à SR pour le lointain infrarouge. / Among the high performance cooled infrared (IR) photodetector systems, the InAs/GaSb superlattice (SL) is an emerging material which may complement the currently technologies already established. Over the last 10 years, the Institut d'Electronique du Sud (IES) of the University of Montpellier has developed skills in both the growth of SL materials by molecular beam epitaxy and the process fabrication of pin photodiodes. The photodiode fabricated by the IES group are at the state of the art in the mid IR (3 – 5 μm). During this thesis, we studied two structures with different SL periods for the pin active zone showing the same cut-off wavelength of 5 μm at 80K: the structure called InAs-rich structure presents InAs layer thicker than the GaSb layer in each SL period while this configuration is reversed in the case of the GaSb-rich structure. These SL structures have very different electrical and electro-optical characteristics. In particular, the current densities of the InAs-rich structure are very good, about 10-8 A/cm2 at 80K - two orders of magnitude greater than that of GaSb-rich. The aim of this thesis work was therefore to analyze the performance of these photodiodes. For this purpose, we developed a simulation method with the SILVACO TCAD tool. Using this tool, we found that the InAs-rich diodes are limited at low temperatures (typically under 120K) by generation recombination and/or by assisted tunneling currents. The lifetimes extracted from the simulation follows the T-1/2 law, which demonstrates that the limiting mechanism is SRH recombination. However, we found that we could not study the current densities of the GaSb-rich structure using the same procedure. We demonstrate that these results are strongly related to the presence of the electric field in the absorption zone of the device. This electric field generates, at low biases, a strong tunneling current through localized Wannier-Stark states, which strongly limits the overall current despite material improvements. Finally, we define the design conditions to achieve an optimized SL barrier structure and propose a design for SL structures targeting the long wavelength domain.

Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründet. / As conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed.

L’environnement radiatif spatial est particulièrement critique pour la fiabilité des circuits intégrés et systèmes électroniques embarqués. Cet environnement chargé en particules énergétiques (proton, électron, ions lourds, etc) peut conduire à des pannes transitoires (SET), ou permanentes (SEU) et dans certains cas destructives (type Latchup, SEL) dans les dispositifs embarqués. L'effet d'une seule particule est identifié comme un événement singulier (SEE). Les contraintes imposées par l'intégration technologique poussent les fabricants micro-électroniques à prendre en considération la vulnérabilité de leurs composants vis-à-vis du Latchup tout en considérant les phénomènes non destructifs tels que la corruption de données (SEU/MBU). Cette thèse est le fruit d'une collaboration entre l'ONERA et Sofradir, fabriquant électronique d'imageurs infrarouge. L'objectif de cette thèse est d'étudier les effets singuliers (SET/SEU/SEL) de la technologie CMOS utilisée par Sofradir dans des conditions de températures cryogéniques, et plus particulièrement l'effet Latchup. / The spatial radiative environment is particularly critical for the reliability of integrated circuits and embedded electronic systems. This environment loaded with energetic particles (proton, electron, heavy ions, etc.) can lead to transient (SET), or permanent (SEU) and insome cases destructive failures (Latchup, SEL) in embedded devices. The effect of a single particle is identified as a single event effect(SEE). The constraints imposed by technological integration push microelectronics manufacturers to consider the vulnerability of their components to Latchup while consideringnon-destructive phenomena such as data corruption (SEU/MBU). This thesis is the result ofcollaboration between ONERA and Sofradir, an electronic manufacturer of infrared imagers. The aim of this thesis is to study the singular effects (SET / SEU / SEL) of the CMOS technology used by Sofradir under cryogenic temperature conditions, and more particularly the Latchup effect.

La production d'énergie photovoltaïque est une option d'avenir pour répondre au développement économique de notre société tout en réduisant notre impact sur l'environnement. Mais pour devenir compétitive, cette filière doit améliorer le rendement des cellules solaires. Une technologie d'avenir consiste à combiner différents matériaux via une croissance par épitaxie et l'usage du collage direct. Cette thèse, financée par SOITEC, vise au développement du collage d'arseniure de gallium (GaAs) sur le phosphure d'indium (InP) pour la cellule SmartCell. L'objectif est d'optimiser son comportement électrique via un modèle numérique prenant en compte son état physico-chimique. Nous présentons d'abord un ensemble d'outils de caractérisations électriques pour réaliser une mesure I(V) précises de l'interface de collage. En fonction des cas, nous détaillons des contacts métalliques adaptés pour améliorer cette caractérisation. Une étude détaillée de l'hétérostructure GaAs/InP et des homostructures GaAs/GaAs et InP/InP amène ensuite à une compréhension de leur mécanisme de collage. Après recuit thermique, le procédé de collage hydrophile engendre des oxydes d'interfaces qui se résorbent dans le cas de l'InP et se fragmentent pour le GaAs. A paramètres constants, les empilements obtenus sont meilleurs que ceux de l'état de l'art au niveau électrique et mécanique. Nous poursuivons avec des propositions de procédés innovants pour maitriser l'oxyde d'interface et optimiser l'hétérostructure. Parmi ces options nous validons l'approche avec exposition ozone qui vise à générer sélectivement un oxyde avant mise en contact. L'empilement obtenu affiche une résistance proche de nos mesures de référence et a un fort potentiel. Enfin l'étude se conclue sur la présentation d'un modèle numérique inédit reliant procédé de collage, état d'interface et comportement électrique. A recuit donné, l'interface est hétérogène avec une zone reconstruite (conduction thermo-électronique) et une zone avec oxyde (conduction tunnel). Ces régions s'activent préférentiellement en fonction de la température de fonctionnement. Elles sont pondérés par un critère qui détermine le niveau de reconstruction du collage et qui sera utile pour de futurs développements de l'application. / The solar photovoltaic is a promising way to support our economical growth while it can reduce the environmental impact of our society. But, to be truly competitive, the sector has to develop more efficient solar cells. An interesting option aims at combining different materials either by epitaxy growth and direct bonding. The Ph.D. was funded by the SOITEC company with the goal to develop the bonding of the gallium arsenide (GaAs) on the indium phosphide (InP) for the SmartCell architecture. We had to optimize its electrical behavior with a numerical model taking into account the bonding interface state. We introduce the study with a wide range of I(V) tools to precisely characterize the bonding interface. Depending on the case, we detail suitable metal contacts to improve the test. A study in deep of the GaAs/InP heterostructure and the GaAs/GaAs and the InP/InP homostructures leads to a better understanding of the bonding mechanisms. After a thermal annealing, the hydrophilic bonding process generates oxyde compounds at the interface which are absorbed in the InP case and are fragmented in the GaAs case. For given parameters, our stacks are electrically and mechanically better than the state of the art. Then we propose innovative processes to control the interface oxyde and thus optimize the heterostructure. Among them, we validate a new approach with ozone exposure that selectively generates an oxyde prior to bonding. The interface resistance of the stack is therefore closed to our best results and has great potentials. To conclude, the study focuses on a novel numerical model connecting the bonding process, the interface state and the electrical behavior. For a given annealing, the interface is heterogenous with reconstructed areas (thermionic conduction) and oxyde areas (tunnel conduction). These regions are preferentially activated as a function of the operating temperature. They are weighted by a criteria determining the level of the bonding reconstruction which will be useful for the future developments of the application.