Předkládaná práce se zabývá parametrem “Reverse Recovery Time“ u polovodičových prvků a jeho vlivem na typické spínací obvody. V první části práce je objasněno co je “Reverse Recovery Time“ a jeho jednotlivé části. V další sekci je popsána jeho fyzikální podstata. Na konci teoretická části je rozebrán jeho efekt na spínací ztráty a doporučená metoda měření tohto parametru . Praktická část práce je zaměřena na simulace Dpdr45nres45 v prostředích Cadence a TCAD. Poslední část se zabývá návrhem obvodu na měření u reálných diod a samotným měřením diod a tranzistorů.

The development of Fully Depleted Monolithic Active Pixel Sensors (FD-MAPS) represents nowadays a hot-topic in the radiation detector community. The advantages in terms of production costs and easiness of manufacturing in comparison to the state-of-the-art hybrid detectors boost the research effort in the direction of developing new CMOS compatible detector technologies. To this end, the INFN ARCADIA project targeted the design of a sensor platform for the production of FD-MAPS to be employed in different scientific, medical and space applications. The sensor technology has been developed in collaboration with LFoundry on the basis of a standard 110nm CMOS production process with some modifications needed to meet the project requirements. High resistivity n-type silicon substrates have been chosen for the sensor active volume and a n-type epitaxial layer has been included at the sensor frontside to delay the onset of the punch-through current flowing between the frontside and backside p-type implants. The sensor n-type collection electrodes are surrounded by pwells, which can host the embedded analog and digital frontend electronics, and deep pwells have been included below the pwells to shield them from the sensor substrate. Three engineering runs have been submitted and the produced wafers have been delivered in 2021, 2022 and 2023, respectively. An additional p-type implant has been added in the third production run to create an embedded gain layer below the n-type collection electrodes, to enhance the signal through avalanche multiplication. A selection of the main results obtained from the TCAD simulations and of the most relevant measurements performed on the designed MAPS passive test structures will be presented and discussed in chapter 4. In an analogous way, the experimental results obtained from the characterization of an active sensor designed for brachytherapy, called COBRA, are reported in chapter 5. The calibration of the capacitance included in the internal charge injection circuit of two TJ-Monopix2 MAPS having different substrate types is reported in chapter 6. These sensors represent examples of fully functional and full scale monolithic prototypes realized in a 180nm Tower-Jazz CMOS process, that have been characterized using X-rays fluorescence techniques at the SiLab of the University of Bonn. Finally, in the Conclusions section the main results of the research activity are summarized and the possible future spin-offs of the project are presented.

Le Large Hadron Collider (LHC), située au CERN, Genève, produit des collisions de protons accélérés à une énergie de 3.5 TeV depuis le 23 Novembre 2009. L’expérience ATLAS enregistre depuis des données et poursuit sa recherche de nouvelle physique à travers l’analyse de la cinématique des événements issues des collisions. L’augmentation prévue de la luminosité sur la période s’étalant de 2011 2020 apportera de nouveaux défis pour le détecteur qui doivent être considérés pour maintenir les bonnes performance de la configuration actuelle. Le détecteur interne sera le sous-détecteur le plus affecté par l’augmentation de la luminosité qui se traduira par une augmentation des dommages occasionnés par la forte radiation et par la multiplication du nombre de traces associées à chaque croisement de faisceau. Les dommages causés par l’irradiation intense entrainera une perte d’efficacité de détection et une réduction du nombre de canaux actifs. Un intense effort de Recherche et Développement (R&D) est présentement en cours pour concevoir un nouveau détecteur pixel plus tolérant aux radiations et au cumul des événements générant un grand nombre de traces à reconstruire. Un premier projet de mise-à-jour du détecteur interne, nommé Insertable B-Layer (IBL) consiste à ajouter un couche de détection entre le tube à vide du faisceau et la première couche de silicium. Le projet SLHC prévoit de remplacer l’ensemble du détecteur interne par une version améliorée plus tolérante aux radiations et aux cumuls des événements. Dans cet ouvrage, je présente une étude utilisant la simulation technologique assisté par ordinateur (TCAD) portant sur les méthodes de conception des détecteurs pixels planaires permettant de réduire les zones inactives des détecteurs et d’augmenter leurs tolérances aux radiations. Les différents modèles physiques disponible ont étés étudiés pour développer un modèle cohérent capablede prédire le fonctionnement des détecteurs pixels planaires après irradiation. La structure d’anneaux de gardes utilisée dans le détecteur interne actuel a été étudié pour obtenir de l’information sur les possible méthodes permettant de réduire l’étendu de la surface occupée par cette structure tout en conservant un fonctionnement stable tout au long de la vie du détecteur dans l’expérience ATLAS. Une campagne de mesures sur des structures pixels fut organisée pour comparer les résultats obtenue grâce à la simulation avec le comportement des structures réelles. Les paramètres de fabrication ainsi que le comportement électrique ont été mesurés et comparés aux simulations pour valider et calibrer le modèle de simulation TCAD. Un modèle a été développé pour expliquer la collection de charge excessive observée dans les détecteurs planaires en silicium lors de leur exposition a une dose extrême de radiations. Finalement, un modèle simple de digitalisation à utiliser pour la simulation de performances détecteurs pixels individuels exposés à des faisceau de haute énergie ou bien de l’ensemble du détecteur interne est présenté. Ce modèle simple permets la comparaison entre les données obtenue en faisceau test aux modèle de transport de charge inclut dans ladigitalisation. Le dommage dû à la radiation , l’amincissement et l’utilisation de structures à bords minces sont autant de structures dont les effets sur la collecte de charges affectent les performance du détecteur. Le modèle de digititalisation fut validé pour un détecteur non-irradié en comparant les résultats obtenues avec les données acquises en test faisceau de haut énergie. Le modèle validé sera utilisé pour produire la première simulation de l’IBL incluant les effets d’amincissement du substrat, de dommages dûes aux radiations et de structure dotés de bords fins. / In this work, is presented a study, using TCAD simulation, of the possible methods of designing of a planar pixel sensors by reducing their inactive area and improving their radiation hardness for use in the Insertable B-Layer (IBL) project and for SLHC upgrade phase for the ATLAS experiment. Different physical models available have been studied to develop a coherent model of radiation damage in silicon that can be used to predict silicon pixel sensor behavior after exposure to radiation. The Multi-Guard Ring Structure,a protection structure used in pixel sensor design was studied to obtain guidelines for the reduction of inactive edges detrimental to detector operation while keeping a good sensor behavior through its lifetime in the ATLAS detector. A campaign of measurement of the sensor’s process parameters and electrical behavior to validate and calibrate the TCAD simulation models and results are also presented. A model for diode charge collection in highly irradiated environment was developed to explain the high charge collection observed in highly irradiated devices. A simple planar pixel sensor digitization model to be used in test beam and full detector system is detailed. It allows for easy comparison between experimental data and prediction by the various radiation damage models available. The digitizer has been validated using test beam data for unirradiated sensors and can be used to produce the first full scale simulation of the ATLAS detector with the IBL that include sensor effects such as slim edge and thinning of the sensor.

Le développement des technologies de communication et de l’information nécessite des composants semi-conducteurs ultrarapides et à faible niveau de bruit. Les transistors bipolaires à hétérojonction (TBH) sont des dispositifs qui visent des applications à hautes fréquences et qui peuvent satisfaire ces conditions. L’objet de cette thèse est l’étude expérimentale et la modélisation du bruit haute fréquence des TBH Si/SiGe:C (technologie STMicroelectronics) et InP/InGaAs (III-V Lab Alcatel-Thales).Accompagné d’un état de l’art des performances dynamiques des différentes technologies de TBH, le chapitre I rappelle brièvement le fonctionnement et la caractérisation des TBH en régime statique et dynamique. La première partie du chapitre II donne la description des deux types de TBH, avec l’analyse des performances dynamiques et statiques en fonction des variations technologiques de ceux-ci (composition de la base du TBH SiGe:C, réduction des dimensions latérales du TBH InGaAs). Avec l’aide d’une modélisation hydrodynamique, la seconde partie montre l’avantage d’une composition en germanium de 15-25% dans la base du TBH SiGe pour atteindre les meilleurs performances dynamiques. Le chapitre III synthétise des analyses statiques et dynamiques réalisées à basse température permettant de déterminer le poids relatif des temps de transit et des temps de charge dans la limitation des performances des TBH. L’analyse expérimentale et la modélisation analytique du bruit haute fréquence des deux types de TBH sont présentées en chapitre IV. La modélisation permet de mettre en évidence l’influence de la défocalisation du courant, de l’auto-échauffement, de la nature de l’hétérojonction base-émetteur sur le bruit haute fréquence. Une estimation des performances en bruit à basse température des deux types de TBH est obtenues avec les modèles électriques. / In order to fulfil the roadmap for the development of telecommunication and information technologies (TIC), low noise level and very fast semiconductor devices are required. Heterojunction bipolar transistor has demonstrated excellent high frequency performances and becomes a candidate to address TIC roadmap. This work deals with experimental analysis and high frequency noise modelling of Si/SiGe:C HBT (STMicroelectronics tech.) and InP/InGaAs HBT (III-V Lab Alcatel-Thales).Chapter I introduces the basic concepts of HBTs operation and the characterization at high-frequency. This chapter summarizes the high frequency performances of many state-of-the-art HBT technologies. The first part of chapter II describes the two HBT sets, with paying attention on the impact of the base composition (SiGe:C) or the lateral reduction of the device (InGaAs) on static and dynamic performances. Based on TCAD modelling, the second part shows that a 15-25% germanium composition profile in the base is able to reach highest dynamic performances. Chapter III summarizes the static and dynamic results at low temperature, giving a separation of the intrinsic transit times and charging times involved into the performance limitation. Chapter IV presents noise measurements and the derivation of high frequency noise analytical models. These models highlight the impact of the current crowding and the self-heating effects, and the influence of the base-emitter heterojunction on the high frequency noise. According to these models the high frequency noise performances are estimated at low temperature for both HBT technologies.

Afin de dépasser la limite d'échelle, il existe une solution innovante qui permet de fabriquer des structures multi-grilles. Ainsi, un NMOSFET composé de trois grilles indépendantes fabriquées dans la technologie CMOS. En dehors de leur forme, géométrique, le transistor multi-grille est similaire à une structure classique. Une multi-grille NMOSFET peut être fabriquée par l'intégration de tranchées de polysilicium. Ces tranchées sont utilisées dans diverses applications telles que les mémoires DRAM, électronique de puissance ou de capteurs d'image. Les capteurs d'image présentent le problème des charges parasites entre les pixels, appelées diaphonie. Les tranchées sont l'une des solutions qui réduisent ce phénomène. Ces tranchées assurent l'isolation électrique sur toute la matrice des pixels. Nous avons étudié ses caractéristiques en utilisant des mesures I-V, méthode du split C-V et de pompage de charge à deux et à trois niveaux. Son multi-seuil caractéristique a été vérifié. Nous n'avons observé aucune dégradation significative de ces caractéristiques grâce à l'intégration des tranchées. La structure a été simulée par la méthode des éléments finis en 3D via le logiciel TCAD. Ses caractéristiques électriques ont été simulées et confrontées avec les résultats obtenus à partir de mesures électriques. La tension de seuil et la longueur de canal effective ont été extraites. Sa mobilité effective et les pièges de l'interface Si/SiO2 ont également été simulés ou calculés. En raison des performances électriques satisfaisantes et d'un bon rendement, nous avons remarqué que ce dispositif est une solution adéquate pour les applications analogiques grâce aux niveaux de tension multi-seuil / One of the recent solutions to overcome the scaling limit issue are multi-gate structures. One cost-effective approach is a three-independent-gate NMOSFET fabricated in a standard bulk CMOS process. Apart from their shape, which takes advantage of the three-dimensional space, multi gate transistors are similar to the conventional one. A multi-gate NMOSFET in bulk CMOS process can be fabricated by integration of polysilicon-filled trenches. This trenches are variety of the applications for instance in DRAM memories, power electronics and in image sensors. The image sensors suffer from the parasitic charges between the pixels, called crosstalk. The polysilicon - filled trenches are one of the solution to reduce this phenomenon. These trenches ensure the electrical insulation on the whole matrix pixels. We have investigated its characteristics using l-V measurements, C-V split method and both two- and three-level charge pumping techniques. Tts tunable-threshold and multi-threshold features were verified. Tts surface- channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. We observed no significant degradation of these characteristics due to integration of polysilicon-filled trenches in the CMOS process. The structure has been simulated by using 3D TCAD tool. Tts electrical characteristics has been evaluated and compared with results obtained from electrical measurements. The threshold voltage and the effective channel length were extracted. Tts surface-channel low-field electron mobility and the Si/SiO2 interface traps were also evaluated. Owing to the good electrical performances and cost-effective production, we noticed that this device is a good aspirant for analog applications thanks to the multi-threshold voltages

Les capteurs d'images CMOS ont connu au cours des six dernières années une réduction de la taille des pixels d'un facteur quatre. Néanmoins, cette miniaturisation se heurte à la diminution rapide du signal maximal de chaque pixel et à l'échange parasite entre pixels (diaphotie). C'est dans ce contexte qu'a été développé le Pixel à Tranchées Profondes Capacitives et Grille de Transfert verticale (pixel CDTI+VTG). Basé sur la structure d'un pixel « 4T », il intègre une isolation électrique par tranchées, une photodiode profonde plus volumineuse et une grille verticale permettant le stockage profond et le transfert des électrons. Des procédés de fabrication permettant cette intégration spécifique ont tout d'abord été développés. Parallèlement, une étude détaillée des transistors du pixel, également isolés par CDTI a été menée. Ces tranchées capacitives d'isolation actionnées en tant que grilles supplémentaires ouvrent de nombreuses applications pour un transistor multi-grille compatible avec un substrat massif. Un démonstrateur de 3MPixels intégrant des pixels d'une taille de 1.75*1.75 μm² a été réalisé dans une technologie CMOS 120 nm. Les performances de ce capteur ont pu être déterminées, en particulier en fonction de la tension appliquée aux CDTI. Un bas niveau de courant d'obscurité a tout particulièrement été obtenu grâce à la polarisation électrostatique des tranchées d'isolation / CMOS image sensors showed in the last few years a dramatic reduction of pixel pitch. However pitch shrinking is increasingly facing crosstalk and reduction of pixel signal, and new architectures are now needed to overcome those limitations. Our pixel with Capacitive Deep Trench Isolation and Vertical Transfer Gate (CDTI+VTG) has been developed in this context. Innovative integration of polysilicon-filled deep trenches allows high-quality pixel isolation, vertically extended photodiode and deep vertical transfer ability. First, specific process steps have been developed. In parallel, a thorough study of pixel MOS transistors has been carried out. We showed that capacitive trenches can be also operated as extra lateral gates, which opens promising applications for a multi-gate transistor compatible with CMOS-bulk technology. Finally, a 3MPixel demonstrator integrating 1.75*1.75 μm² pixels has been realized in a CMOS 120 nm technology. Pixel performances could be measured and exploited. In particular, a low dark current level could be obtained thanks to electrostatic effect of capacitive isolation trenches

Die vorliegende Arbeit beschreibt die Berechnung und Optimierung von Silicon-On-Insulator-Metal-Oxide-Semiconductor-Field-Effect-Transistors, einschließlich noch nicht in Massenproduktion hergestellter neuartiger Transistorarchitekturen für die nächsten Technologiegenerationen der hochleistungsfähigen Logik-MOSFETs mit Hilfe der Prozess- und Bauelementesimulation. Die neuartigen Transistorarchitekturen umfassen dabei vollständig verarmte SOI-MOSFETs, Doppel-Gate-Transistoren und FinFETs. Die statische und dynamische Leistungsfähigkeit der neuartigen Transistoren wird durch Simulation bestimmt und miteinander verglichen. Der mit weiterer Skalierung steigende Einfluss von statistischen Variationen wird anhand der Oberflächenrauheit sowie der Polykantenrauheit untersucht. Zu diesem Zweck wurden Modelle für die Generierung der Rauheit erarbeitet und in das Programmsystem SIMBA implementiert. Die mikroskopische Rauheit wird mit der makroskopischen Bauelementesimulation kombiniert und deren Auswirkungen auf die Standardtransistoren und skalierte Bauelemente aufgezeigt. Zudem erfolgt eine ausführliche Diskussion der Modellierung mechanischer Verspannung und deren Anwendung zur Steigerung der Leistungsfähigkeit von MOSFETs. Die in SIMBA implementierten Modelle zur verspannungs-abhängigen Änderung der Ladungsträgerbeweglichkeit und Lage der Bandkanten werden ausführlich dargestellt und deren Einfluss auf die elektrischen Parameter von MOSFETs untersucht. Weiterhin wird die Verspannungsverteilung für verschiedene Herstellungsvarianten mittels der Prozess-simulation berechnet und die Wirkung auf die elektrischen Parameter dargestellt. Exponential- und Gaußverteilungsfunktionen bilden die Grundlage, um die mechanische Verspannung in der Bauelementesimulation nachzubilden, ohne die Verspannungsprofile aus der Prozesssimulation zu übernehmen. Darüber hinaus werden die Grenzfrequenzen der Logiktransistoren in Bezug auf die parasitären Kapazitäten und Widerstände und zur erweiterten MOSFET-Charakterisierung dargestellt.

Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS est aujourd’hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les « design tools » permettant alors d’étudier et d’élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l’élaboration d’un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s’appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction. / One of the main technological solutions related to downscaling of CMOS technology is now clearly oriented to lightly doped multigate MOSFETs. They offer better immunity against short channel effects compared to planar bulk MOSFETs (see ITRS 2011). Among the multigate MOSFETs, the SOI FinFET transistor is an interesting candidate because of the similarity of its manufacturing process with the planar transistor technology. In parallel, there is a real expectation on the part of designers and foundries to have compact models numerically efficient, accurate and close to the physics, and then inserted in to the design tools in order to study and develop ambitious circuits in FinFET technology. This thesis focuses on the development of a design-oriented compact model of FinFET transistor valid to nanoscale dimensions. This model takes into account the short channel effects, the channel length modulation, the mobility degradation, the quantum mechanic effects and the transcapacitances. A validation of this model is carried out by comparisons with 3DTCAD simulations. The compact model is implemented in Verilog-A to simulate innovative FinFET-based circuits. A gate-level modeling is developed for the simulation of complex digital circuits. This thesis also presents a generic compact modeling of multigate SOI MOSFETs with lightly doped channels and temperature dependent. According to a concept of geometric transformation, our compact model of the planar double-gate MOSFET is extended to be applied to any other type of multigate MOSFETs (MuGFET). An experimental validation of the MuGFET compact model with a triple gate transistor is proposed. This thesis finally brings solutions for the modeling of junction less double-gate MOSFET.

A bord des véhicules électriques (VE) et Hybrides (VEH), les fonctions de tractions sont assurées par des convertisseurs électroniques de puissances. Ces derniers sont constitués de module de puissance (IGBTs ou MOSFETs). Au cours de leur fonctionnement, ces modules sont parfois soumis à de fortes contraintes électriques et thermiques qui amènent à une défaillance ou même à une destruction. Le premier objectif sera de réaliser un banc expérimentale permettant d’étudier le vieillissement des modules IGBTs en régîmes extrêmes de fonctionnement (mode de court-circuit). Ainsi, nous évaluerons les différents indicateurs de vieillissements permettant de prédire la défaillance du composant. Il sera question aussi de suivre le vieillissement ou une dégradation initié sur les composants IGBTs par thermographie infrarouge. Le second objectif sera de modéliser et simuler par éléments finis différentes structures d’IGBTs, afin de valider les modèles en fonctionnement statique et dynamique. L’avantage de l’approche multicellulaire par rapport à l’approche unicellulaire sera mis en avant. / On board electric vehicles (EVs) and hybrid (HEV), the functions of traction is provided by power electronic converters. These consist of power modules (IGBT or MOSFET). During their operation, these modules are sometimes subjected to high electrical and thermal stresses that lead to failure or even destruction.The first objective will be to achieve experimental bench to study ageing IGBT modules under extreme operating conditions ( short circuit mode). Thus, we evaluate the various indicators of ageing to predict component failure. Topics will also follow the ageing or degradation initiated on IGBT components by infrared thermography. The second objective is to model and simulate by finite element different IGBT structures to validate the models in static and dynamic operation. The advantage of multicellular approach to the single cell approach will be highlighted.

Ces travaux de thèses présentent un protocole expérimental d’évaluation de la fiabilité des transistors bipolaire à double hétéro-jonction submicroniques sur substrat InP. Les mécanismes de défaillances observés ont été mis en évidence grâce à ce protocole qui présente trois étapes : activation, détection et localisation des mécanismes de défaillance. Les tests de vieillissement accéléré ont été réalisés sur les TBH de structure hexagonale avec une base en InGaAs ou en GaAsSb ainsi que les structures TLM. Grâce à l’analyse électrique via la modélisation compacte, nous établissons les premières hypothèses sur l’origine physique des mécanismes de dégradation. Pour les transistors avec une base InGaAs, par exemple, les mécanismes de défaillance mis en évidence sont localisés:- A la périphérie d’émetteur entrainant ainsi une augmentation du courant de base pour VBE<0,6 V pour les tests sous contrainte thermique ainsi que sous contraintes thermique et électrique.- A la jonction base-émetteur, provoquant l’augmentation du courant de base et de collecteur respectivement pour VBE>0,6 V et 0.2<VBE<0,8 V.- Au niveau du contact ohmique d’émetteur, entrainant une dégradation des courants pour VBE>0,8 V. Cette diminution du courant est plus visible sur le courant de collecteur.Ces hypothèses ont été validées avec l’analyse physique 2D avec le logiciel TCAD Sentaurus. Des signatures électriques similaires ont été observées dans la bibliographie par de plusieurs auteurs. / This work presents the implementation of an experimental procedure to evaluate the failure mechanisms of submicron Heterojunction Bipolar Transistor on InP substrate. This procedure presents 3 steps: activation, detection and localization of the failure mechanisms. The accelerated aging tests have been used to active the failure mechanisms on hexagonal shape HBTs with InGaAs or GaAsSb base together with TLM. Due to the electrical analysis through the compact modelling, we established the first hypothesis about the origin of the failure mechanisms. For example, on InGaAs HBT, the failure mechanisms observed are located:- At the emitter sidewall. This mechanism leads to the increase of the base current for VBE<0.6 V- At the base-emitter junction leading to the increase of base and collector current for VBE>0,6 V and 0.2<VBE<0,8 V respectively.- And the ohmic contact layer leading to the collector current decrease for VBE>0.8 V.These hypotheses were validated by 2D physical simulation using TCAD Sentaurus. The same electrical signatures of the failure mechanisms are observed in literature.