Desde os primórdios da humanidade, a descoberta do método de processamento cerebral do som, e consequentemente da música, fazem parte do imaginário humano. Portanto, as pesquisas relacionadas a este processo constituem um dos mais vastos campos de estudos das áreas de ciências. Dentre as inúmeras tentativas para compreensão do processamento biológico do som, o ser humano inventou o processo automático de composição musical, com o intuito de aferir a possibilidade da realização de composições musicais de qualidade sem a imposição sentimental, ou seja, apenas com a utilização das definições e estruturas de música existentes. Este procedimento automático de composição musical, também denominado música aleatória ou música do acaso, tem sido vastamente explorado ao longo dos séculos, já tendo sido utilizado por alguns dos grandes nomes do cenário musical, como por exemplo, Mozart. Os avanços nas áreas de engenharia e computação permitiram a evolução dos métodos utilizados para composição de música aleatória, tornando a aplicação de autômatos celulares uma alternativa viável para determinação da sequência de execução de notas musicais e outros itens utilizados durante a composição deste tipo de música. Esta dissertação propõe uma arquitetura para geração de música harmonizada a partir de intervalos melódicos determinados por autômatos celulares, implementada em hardware reconfigurável do tipo FPGA. A arquitetura proposta possui quatro tipos de autômatos celulares, desenvolvidos através dos modelos de vizinhança unidimensional de Wolfram, vizinhança bidimensional de Neumann, vizinhança bidimensional Moore e vizinhança tridimensional de Neumann, que podem ser combinados de 16 formas diferentes para geração de melodias. Os resultados do processamento realizado pela arquitetura proposta são melodias no formato .mid, compostas através da utilização de dois autômatos celulares, um para escolha das notas e outro para escolha dos instrumentos a serem emulados, de acordo com o protocolo MIDI. Para tal esta arquitetura é formada por três unidades principais, a unidade divisor de frequência, que é responsável pelo sincronismo das tarefas executadas pela arquitetura, a unidade de conjunto de autômatos celulares, que é responsável pelo controle e habilitação dos autômatos celulares, e a unidade máquina MIDI, que é responsável por organizar os resultados de cada iteração corrente dos autômatos celulares e convertê-los conforme a estrutura do protocolo MIDI, gerando-se assim o produto musical. A arquitetura proposta é parametrizável, de modo que a configuração dos dados que influenciam no produto musical gerado, como por exemplo, a definição dos conjuntos de regras para os autômatos celulares habilitados, fica a cargo do usuário, não havendo então limites para as combinações possíveis a serem realizadas na arquitetura. Para validação da funcionalidade e aplicabilidade da arquitetura proposta, alguns dos resultados obtidos foram apresentados e detalhados através do uso de técnicas de obtenção de informação musical. / Since the beginnings of mankind, questions about the method of sound processing in the brain, and hence the music, are part of the human imagination. Therefore, the researches related to this process constitute one of the largest fields of research in science. Among many attempts to understand the biological processing of sound, humans beings invented the automatic musical composition automatic process in order to verify the possibility of producing quality musical compositions, without the human interference, wich means, only by using the definitions and structures of existing pieces of music. This automatic music composition procedure, also known as random music, has been widely exploited over the past centuries, being used by greats musicians like Mozart. The advances in engineering and computing allowed the evolution of random music composition methods, making the application of cellular automata a viable alternative to determine the execution sequence of musical notes, as well as, other items used in this type of composition. This dissertation proposes a hardware architecture for random music composition using cellular automata to determine the melodic intervals order. A prototype has been implemented in FPGA. The proposed hardware architecture has four kind of cellular automata, modeled according to the one-dimensional Wolfram neighborhood, two-dimensional Neumann neighborhood, two-dimensional Moore neighborhood and three-dimensional Neumann neighborhood. These cellular automata can be combined in sixteen different ways for generating melodies. The processing result as conducted by the proposed architecture are melodies in the .mid format, through the use of two cellular automata, one for selecting notes and the others for choosing the instruments to be emulated, in accordance with the MIDI protocol. This hardware is composed by three main units, the frequency divider unit, which is responsible for the synchronizing of the tasks performed by the hardware architecture, the cellular automata set unit, which is responsible for the control and enabling of the cellular automata and the MIDI machine, which is responsible for organizing the iterations of the cellular automata and convert them to the MIDI protocol structure, generating the final musical composition. The proposed hardware architecture is parametrizable, so that the data settings that influence the final product, such as, the rules of the cellular automata, are informed by the user. There are no limits regarding the possible combinations to be performed in the hardware architecture. In order to validate the functionality and applicability of the proposed hardware, some results were presented and detailed through the use of techniques for musical information retrieval.

Made available in DSpace on 2014-06-11T19:22:36Z (GMT). No. of bitstreams: 0 Previous issue date: 2002-09-19Bitstream added on 2014-06-13T19:28:11Z : No. of bitstreams: 1 tancredo_lo_me_ilha.pdf: 1818873 bytes, checksum: ed384d89dcc56a20c364164f7beef4f2 (MD5) / Este trabalho apresenta uma nova ferramenta de síntese para projetos de sistemas digitais denominada TAB2VHDL. A partir da descrição em diagrama de transição de estados de uma máquina finita, representada no modelo de Mealy, é gerada uma descrição otimizada do sistema na linguagem de VHDL. Elimina-se dessa forma a tarefa árdua com detalhes de projeto. A TAB2VHDL foi comparada com duas outras ferramentas disponíveis comercialmente. Foram projetados diversos chip-set de códigos de transmissão digital utilizados no setor de telecomunicações. Os resultados comprovaram o desempenho satisfatório com relação ao custo de implementação, ao tempo de execução e uso de memória. / This paper presents a new synthesis tool for digital system projects called TAB2VHDL. From the description in states transition diagram of a finite machine, represented in Mealy's model, an optimized system description in VHDL language is generated. Therefore, it is eliminated an arduous task with project details. The TAB2VHDL was compared with two other available commercial tools. It was projected a sort of chip-set digital transmission codes, used in telecommunication sector. The results proved the satisfactory performance related to the implementation cost, to the time of execution and memory use.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

Desde os primórdios da humanidade, a descoberta do método de processamento cerebral do som, e consequentemente da música, fazem parte do imaginário humano. Portanto, as pesquisas relacionadas a este processo constituem um dos mais vastos campos de estudos das áreas de ciências. Dentre as inúmeras tentativas para compreensão do processamento biológico do som, o ser humano inventou o processo automático de composição musical, com o intuito de aferir a possibilidade da realização de composições musicais de qualidade sem a imposição sentimental, ou seja, apenas com a utilização das definições e estruturas de música existentes. Este procedimento automático de composição musical, também denominado música aleatória ou música do acaso, tem sido vastamente explorado ao longo dos séculos, já tendo sido utilizado por alguns dos grandes nomes do cenário musical, como por exemplo, Mozart. Os avanços nas áreas de engenharia e computação permitiram a evolução dos métodos utilizados para composição de música aleatória, tornando a aplicação de autômatos celulares uma alternativa viável para determinação da sequência de execução de notas musicais e outros itens utilizados durante a composição deste tipo de música. Esta dissertação propõe uma arquitetura para geração de música harmonizada a partir de intervalos melódicos determinados por autômatos celulares, implementada em hardware reconfigurável do tipo FPGA. A arquitetura proposta possui quatro tipos de autômatos celulares, desenvolvidos através dos modelos de vizinhança unidimensional de Wolfram, vizinhança bidimensional de Neumann, vizinhança bidimensional Moore e vizinhança tridimensional de Neumann, que podem ser combinados de 16 formas diferentes para geração de melodias. Os resultados do processamento realizado pela arquitetura proposta são melodias no formato .mid, compostas através da utilização de dois autômatos celulares, um para escolha das notas e outro para escolha dos instrumentos a serem emulados, de acordo com o protocolo MIDI. Para tal esta arquitetura é formada por três unidades principais, a unidade divisor de frequência, que é responsável pelo sincronismo das tarefas executadas pela arquitetura, a unidade de conjunto de autômatos celulares, que é responsável pelo controle e habilitação dos autômatos celulares, e a unidade máquina MIDI, que é responsável por organizar os resultados de cada iteração corrente dos autômatos celulares e convertê-los conforme a estrutura do protocolo MIDI, gerando-se assim o produto musical. A arquitetura proposta é parametrizável, de modo que a configuração dos dados que influenciam no produto musical gerado, como por exemplo, a definição dos conjuntos de regras para os autômatos celulares habilitados, fica a cargo do usuário, não havendo então limites para as combinações possíveis a serem realizadas na arquitetura. Para validação da funcionalidade e aplicabilidade da arquitetura proposta, alguns dos resultados obtidos foram apresentados e detalhados através do uso de técnicas de obtenção de informação musical. / Since the beginnings of mankind, questions about the method of sound processing in the brain, and hence the music, are part of the human imagination. Therefore, the researches related to this process constitute one of the largest fields of research in science. Among many attempts to understand the biological processing of sound, humans beings invented the automatic musical composition automatic process in order to verify the possibility of producing quality musical compositions, without the human interference, wich means, only by using the definitions and structures of existing pieces of music. This automatic music composition procedure, also known as random music, has been widely exploited over the past centuries, being used by greats musicians like Mozart. The advances in engineering and computing allowed the evolution of random music composition methods, making the application of cellular automata a viable alternative to determine the execution sequence of musical notes, as well as, other items used in this type of composition. This dissertation proposes a hardware architecture for random music composition using cellular automata to determine the melodic intervals order. A prototype has been implemented in FPGA. The proposed hardware architecture has four kind of cellular automata, modeled according to the one-dimensional Wolfram neighborhood, two-dimensional Neumann neighborhood, two-dimensional Moore neighborhood and three-dimensional Neumann neighborhood. These cellular automata can be combined in sixteen different ways for generating melodies. The processing result as conducted by the proposed architecture are melodies in the .mid format, through the use of two cellular automata, one for selecting notes and the others for choosing the instruments to be emulated, in accordance with the MIDI protocol. This hardware is composed by three main units, the frequency divider unit, which is responsible for the synchronizing of the tasks performed by the hardware architecture, the cellular automata set unit, which is responsible for the control and enabling of the cellular automata and the MIDI machine, which is responsible for organizing the iterations of the cellular automata and convert them to the MIDI protocol structure, generating the final musical composition. The proposed hardware architecture is parametrizable, so that the data settings that influence the final product, such as, the rules of the cellular automata, are informed by the user. There are no limits regarding the possible combinations to be performed in the hardware architecture. In order to validate the functionality and applicability of the proposed hardware, some results were presented and detailed through the use of techniques for musical information retrieval.

Neste trabalho de pesquisa, foi realizado um estudo dos principais tipos de ferramentas para modelagem de hardware buscando-se verificar as vantagens da utilização de Redes de Petri para a modelagem de sistemas dinâmicos e concorrentes e de sua implementação em hardware. Observou-se que apesar de existirem ferramentas para esta finalidade, existem pontos que podem ser trabalhados para facilitar o acesso a esta tecnologia. Assim, foi desenvolvido um método para facilitar a implementação de sistemas modelados em Redes de Petri, em hardware de lógica reconfigurável. Para isto, utilizou-se um software de captura onde, a partir do gráfico do modelo em Rede de Petri, é gerado um arquivo de descrição no formato PNML - Linguagem de Marcação para Rede de Petri (Petri Net Markup Language). A partir desta descrição, é gerado um arquivo de descrição de hardware no formato VHDL - Linguagem de Descrição de Hardware VHSIC (VHSIC Hardware Description Language), que pode ser gravado em um circuito de lógica reconfigurável. Para possibilitar esta etapa, foi realizado o desenvolvimento de uma ferramenta que gera um arquivo em linguagem VHDL a partir da descrição no formato PNML. A ferramenta desenvolvida é descrita em detalhes, mostrando todas as etapas e critérios utilizados na conversão. Para validar o método, é mostrado um exemplo de aplicação com a implementação em FPGA - Matriz de Portas Programável em Campo (Field Programmable Gate Arrow), de uma Rede de Petri modelando uma planta industrial hipotética. Finalmente é feita uma comparação de desempenho entre o modelo executado em hardware com o modelo executado em software. / In this research work, was performed a study of main types of hardware modeling tools searching to verify the advantages of utilizing for modeling dynamic and concurrent systems and for its hardware implementation. It was observed that even though there are tools for this purpose, exists some points that may be worked out to facilitate access to this technology. So, was developed a method for facilitate implementation of systems modeled in Petri nets, in reconfigurable logic hardware. For that, was utilized a capture software where, from the graphic of the Petri net model, is generated a description in PNML (Petri Net Markup Language) format. From this description, is generated a hardware description file in VHDL (VHSIC Hardware Description Language) format, that may be loaded in a reconfigurable logic circuit. To make possible this stage, was performed the development of tool that generate a file in VHDL language from the description in PNML format. The developed tool is described in details, showing all stages and criteria utilized in the conversion. To validate the method, is showed an application example for this toll with the implementation in FPGA (Field Programmable Gate Arrow), of a Petri net modeling a hypothetic industrial plant. Finally, a performance comparison is made between the model executed in hardware and the model executed in software.

Made available in DSpace on 2014-12-17T14:55:47Z (GMT). No. of bitstreams: 1 RafaelNAP_DISSERT.pdf: 1349793 bytes, checksum: 6843077c7952b1e58788ef395d9822e6 (MD5) Previous issue date: 2011-02-22 / This work proposes hardware architecture, VHDL described, developed to embedded Artificial Neural Network (ANN), Multilayer Perceptron (MLP). The present work idealizes that, in this architecture, ANN applications could easily embed several different topologies of MLP network industrial field. The MLP topology in which the architecture can be configured is defined by a simple and specifically data input (instructions) that determines the layers and Perceptron quantity of the network. In order to set several MLP topologies, many components (datapath) and a controller were developed to execute these instructions. Thus, an user defines a group of previously known instructions which determine ANN characteristics. The system will guarantee the MLP execution through the neural processors (Perceptrons), the components of datapath and the controller that were developed. In other way, the biases and the weights must be static, the ANN that will be embedded must had been trained previously, in off-line way. The knowledge of system internal characteristics and the VHDL language by the user are not needed. The reconfigurable FPGA device was used to implement, simulate and test all the system, allowing application in several real daily problems / Prop?e uma arquitetura em hardware, descrita em VHDL, desenvolvida para embarque de redes neurais artificiais, do tipo Multilayer Perceptron (MLP). Idealiza que, nessa arquitetura, as aplica??es com RNA tenham facilidade no procedimento de embarque de uma rede neural MLP em hardware, bem como permitam f?cil configura??o de v?rios tipos de redes MLP em campo, com diferentes topologias (quantidade de neur?nios e camadas). Uma rede de comunica??o foi desenvolvida para fazer reuso de neur?nios artificiais. A defini??o da arquitetura MLP que o sistema proposto ir? se configurar e executar depende de uma entrada de dados espec?fica, a qual define a quantidade de neur?nios, camadas e tipos de fun??es de ativa??o em cada neur?nio. Para permitir essa maleabilidade de configura??es nas RNA, um conjunto de componentes digitais (datapath) e um controlador foram desenvolvidos para executar instru??es que definir?o a arquitetura da rede MLP. Desta forma, o hardware funcionar? a partir de uma entrada de instru??es previamente conhecidas por um usu?rio, as quais indicar?o as caracter?sticas de uma determinada rede MLP, e o sistema ir? garantir a execu??o da MLP desejada a partir dos neur?nios artificiais desenvolvidos para o sistema, pelo controlador e pelos componentes do datapath, a rede de comunica??o interligar? os neur?nios e auxilia no reuso dos mesmos. Separadamente, os pesos e bias ter?o de estar fixos, ou seja, a rede neural a ser embarcada j? deve estar treinada de maneira off-line (realizada antecipadamente em software). A arquitetura vislumbra que o operador n?o necessite conhecer o dispositivo internamente, nem tampouco ter conhecimento sobre linguagem VHDL. O dispositivo reconfigur?vel e de prototipagem r?pida FPGA foi escolhido para implementa??o, simula??o e testes oportunizando aplicar o sistema a problemas reais do nosso cotidiano

Orientador: Eurípedes Guilherme de Oliveira Nóbrega / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Mecânica / Made available in DSpace on 2018-08-16T07:47:06Z (GMT). No. of bitstreams: 1 Raizer_Klaus_M.pdf: 2682241 bytes, checksum: 765c3dc138a1e4c9258fd0201cd56a8f (MD5) Previous issue date: 2010 / Resumo: Este trabalho apresenta a implementação de um sistema de análise de sinais de ECGs (eletrocardiogramas) embarcado em FPGA (field programmable gate array), capaz de classificar cardiopatias. A análise de ECGs é de grande importância devido a sua natureza potencialmente não-invasiva, baixo custo e alta eficiência na identificação de patologias cardíacas. Visto que um sinal de ECG pode ser composto por horas de gravação da atividade cardíaca, uma abordagem computacional para a sua análise torna-se um instrumento valioso para a redução do tempo e dos erros de diagnóstico. No presente trabalho uma série de características são extraídas dos pulsos de ECG, que foram obtidos a partir dos sinais do banco de dados MIT-BIH, através da decomposição por transformada wavelet discreta. Essas características foram então utilizadas para treinar uma Rede Neural do tipo feedforward para discernir pulsos normais de pulsos anômalos. Uma versão da rede neural foi então programada em VHDL e em seguida implementada em um Kit da Xilinx modelo Spartan 3E para a classificação pulso a pulso dos sinais de ECG. As implicações dessa arquitetura são discutidas e os resultados são apresentados / Abstract: this work presents an implementation of an embedded ECG (electrocardiogram) signal analysis system using FPGA (field programmable gate array), capable of classifying cardiopathies. The importance of ECG analysis is mainly due to its potentially non-invasive nature, low cost and high efficiency to identify heart pathologies. Since a single ECG signal can be the record of hours of heart activity, a computational approach to its analysis is invaluable to reduce diagnostic errors and the time taken by the process. In the present work, features are extracted from ECG pulses, obtained from the MIT-BIH database, by decomposing them with the Discrete Wavelet Transform. These features are then used to train a Backpropagation Neural Network in order to discriminate normal ECG pulses from anomalous ones. The neural network is programmed in VHDL and uploaded into a Spartan 3E Xilinx development kit, which performs a pulse-by-pulse classification. The implications of such architecture are discussed and its results are presented / Mestrado / Mecanica dos Sólidos e Projeto Mecanico / Mestre em Engenharia Mecânica

Orientador: Jose Raimundo de Oliveira / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e Computação / Made available in DSpace on 2018-08-12T06:03:33Z (GMT). No. of bitstreams: 1 Delai_AndreLuiz_M.pdf: 1492988 bytes, checksum: 31f63c43dc3e2cd453b8182ce82bc542 (MD5) Previous issue date: 2008 / Resumo: O uso de técnicas evolutivas empregando algoritmos genéticos na obtenção de projetos de circuitos eletrônicos analógicos e digitais já é fato e vem sendo estudado a alguns anos. Neste contexto, o objetivo deste trabalho foi o de implementar em hardware reconfigurável a proposta de um controlador para pendulo não-linear amortecido, obtido através de técnicas de Hardware Evolutivo. Para desenvolver um modelo físico baseado no modelo teórico (simulado) foram utilizadas tecnologias tais como a dos Field Programable Gate Arrays (FPGAs) e também a linguagem de descrição de hardware VHSIC Hardware Description Language (VHDL), dentre outros recursos. / Abstract: The use of genetic algorithms using evolutionary techniques in obtaining projects of analogue and digital electronic circuits is already fact and have been studied for some years. In this context, the objective of this work was the implementation in reconfigurable hardware of a driver for non-linear damped pendulum, obtained through Evolvable Hardware approach. Technologies such as the Field Programable Gate Arrays (FPGA's) and VHDL were used to develop a physical model based on the theoretical model(simulated), among other resources. / Mestrado / Engenharia de Computação / Mestre em Engenharia Elétrica

Orientador: Luís Geraldo Pedroso Meloni / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação / Made available in DSpace on 2018-08-23T18:38:54Z (GMT). No. of bitstreams: 1 BarraganGuerrero_DiegoOrlando_M.pdf: 4412718 bytes, checksum: fd7daf7712cace2d176bf47e3bd792dd (MD5) Previous issue date: 2013 / Resumo: Os sistemas OFDM são intrinsecamente sensíveis a erros de sincronismo de tempo e frequência. O sincronismo é uma etapa fundamental para a correta recepção de pacotes. Esta dissertação descreve como se implementar vários algoritmos de sincronismo para OFDM em FPGA usando os símbolos do preâmbulo definidos no padrão IEEE 802.11a. Além disso, foi implementado o algoritmo CORDIC (necessário para a etapa de estimação e compensação de desvio de portadora) em modo rotacional e vetorial para um sistema coordenado circular, comparando o desempenho de várias arquiteturas com o intuito de otimizar a frequência de operação e relacionar o erro do resultado com o número de iterações realizadas. Conforme mostrado nos resultados, são obtidas estimativas com boas aproximações para desvios de 0, 100 e 200 kHz. Os resultados obtidos constituem um instrumento importante para a melhor escolha de implementação de algoritmos de sincronismo em FPGA. Verificou-se que os diferentes algoritmos não apenas possuem valores de variância distintos, mas também frequências de operação diferentes e consumo de recursos da FPGA. Ao longo do projeto foi considerado um modelo de canal tapped-delay / Abstract: OFDM systems are intrinsically sensitive to errors of synchronization in time and frequency. Synchronization is a key step for correct packet reception. This thesis describes how to implement in FPGA several synchronization algorithms for OFDM using the symbols of the preamble defined in IEEE 802.11a. In addition, the CORDIC algorithm is implemented (step required for carrier frequency offset estimation and compensation) in rotational and vectoring mode for a circular coordinate system, comparing the performance of various architectures in order to optimize the operating frequency and relate the error of the result with the number of iterations performed. As shown in the results, estimates are obtained with good approximations for offsets of 0, 100 and 200 kHz. The obtained results are an important instrument for the best choice of synchronization algorithm for implementation in FPGA. It was found that the different algorithms have not only different values of variance, but also different operating frequency and consumption of the FPGA resources. Throughout the project a tapped-delay channel model was considered in the analysis / Mestrado / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

La conception assistée par ordinateur (CAO) est largement utilisée dans l’industrie des semi-conducteurs pour la conception et l’analyse des différents composants dont l’étude consiste à résoudre l'équation de dérive-diffusion et l’équation de Poisson. La caractéristique non linéaire de ces équations demande des solutions numériques interactives. Le schéma de Scharfetter-Gummel est utilisé classiquement pour discrétiser l'équation de dérive-diffusion non dégénérée (ou équation de Schockley) pour simuler les phénomènes de transport des particules «électrons et trous» dans un semi-conducteur. Initialement cette méthode a été appliquée à un domaine unidimensionnel. Par la suite, cette méthode a été étendue au problème bidimensionnel sur la base d'un maillage rectangulaire. L’objectif donc de cette thèse serait d’implanter un modèle de diode par VHDL-AMS basé sur la discrétisation selon la méthode Scharfetter-Gummel. Le langage VHDL-AMS (Hardware Description Language – Analog Mixed Signal) est un langage de description comportemental pour les circuits analogiques et mixtes. Inspiré de son équivalent pour les circuits logiques, le VHDL, VHDL-AMS serait donc une extension. Etant donné que le langage VHDL-AMS est de haut niveau, ceci nous permettra de modéliser le comportement de systèmes physiques, électriques, mécaniques ou autres. Parallèlement VHDL-AMS permet de créer des modules, appelés « entités ». Ceux-ci sont définis par leurs ports externes (qui sont une interface avec les autres architectures ou entités) et par des équations mathématiques. La possibilité d’utiliser directement des relations mathématiques lors de la description du modèle nous donne une grande souplesse d’utilisation. Comme tous les langages de description comportementale analogique, VHDL-AMS est initialement dédié à la modélisation de type « haut niveau », tel que la modélisation d’un système électronique complet. L’utilisation d’un tel langage afin de réaliser un modèle de diode, constitue donc une alternative de ce dernier. En raison du grand nombre de nœud il est nécessaire de générer le code VHDL-AMS à partir d'une interface de type java. Les résultats obtenus par cette méthode seront comparés avec d'autres obtenus par différents autres logiciels. Le modèle à concevoir aura comme objectif : - Correspondre aux spécifications initialement tracés par les concepteurs et ceci afin de leur permettre de mettre en évidence les différentes caractéristiques des modules. - Simuler facilement l'intégration et/ou l'adéquation du composant dans un système donné - être conçus de sorte qu'il soit utilisé dans des composants plus complexes. / Computer-aided design (CAD) is widely used in the semiconductor industry for the design and analysis of individual components whose study is to solve the drift-diffusion equation and the Poisson equation. The nonlinear characteristic of these equations request interactive digital solutions. The diagram Scharfetter-Gummel is conventionally used to discretize the non-degenerate drift-diffusion equation (or equation Schockley) to simulate particle transport phenomena "electrons and holes" in a semiconductor. Initially this method was applied to a one-dimensional domain. Subsequently, this method was extended to the two-dimensional problem on the basis of a rectangular mesh. So the aim of this thesis is to implement a VHDL-AMS diode model based on the discretization using the Scharfetter-Gummel method. The VHDL-AMS (Hardware Description Language - Analog Mixed Signal) is a behavioral description language for analog and mixed circuits. Inspired by its equivalent for logic circuits, VHDL, VHDL-AMS would be an extension. Since the VHDL-AMS is high level, this will allow us to model the behavior of physical systems, electrical, mechanical or otherwise. Meanwhile VHDL-AMS can create modules, called "entities". These are defined by their external ports (which are an interface with other architectures or entities) and by mathematical equations. The ability to use mathematical relationships directly in the description of the model gives us great flexibility. Like all analog behavioral description languages, VHDL-AMS is initially dedicated to the modeling of the type "high level" as the modeling of complete electronic systems. The use of such a language in order to achieve a diode model thus constitutes an alternative to the latter. Due to the large number of node it is necessary to generate the VHDL-AMS code from a Matlab-based interface. The results obtained by this method will be compared with others from various softwares. The model design will aim: - Match the specifications originally drawn by designers and in order to allow them to highlight the different characteristics of the modules. - Easily Simulate integration and / or the component adequacy in a given system - Be designed so that it is used in more complex components. -Finally We plan to conduct experimental measures in order to verify the accuracy of our model.