Este trabalho dedicou-se ao estudo da síntese automática de processadores nebulosos dedicados. Inicialmente foi desenvolvido um conjunto de relações para a síntese de retas no domínio digital. O objetivo destas relações foi estabelecer quais as operações envolvidos na síntese de uma reta, para funções com um número genérico de bits. Com base nestas relações, foi proposto um gerador de funções de pertinência. Dois exemplos de geradores de função de pertinência foram desenvolvidos para ilustrar o emprego da arquitetura. Estas unidades foram codificadas em VHDL para simulação da estrutura e validação da proposta. Finalmente, a arquitetura é a flexibilidade quanto às dimensões do processador: as portas de comunicação e as funções de pertinência podem ter o seu tamanho definido no momento da síntese. Para ilustrar a possibilidade de implementação da proposta, uma aplicação específica de controlador foi codificada em VHDL. Esta descrição foi simulada e sintetizada em diferentes condições de implementação por ferramentas comerciais.

O trabalho apresentado nessa dissertação teve por foco o estudo de métodos de emprego da Transforma de Fourier, motivado pela aplicação em processadores de radares SAR, propondo descrições em VHDL sintetizáveis. Arquiteturas de acordo com os métodos Decimation In Time e Decimation In Frequency foram propostas e sintetizadas em FPGA, sendo os métodos DIT Radix-4 e DIF Radix-22 SDF estudados em detalhes. O equacionamento matemático foi devidamente apresentado, buscando familiarizar o leitor com formas de abordagem para transformação de DFTs em FFTs. Por fim demonstrou-se as vantagens do método DIF Radix-22 SDF em relação aos demais encontrados na literatura, realizando um maior detalhamento do seu funcionamento e aplicando o mesmo como elemento coprocessador de um processador Narrow Focus para radares SAR. Realizou-se ainda essa etapa de coprocessamento através de comunicação Ethernet também sintetizada em FPGA, apresentando nessa dissertação conceitos básicos sobre este protocolo de comunicação. Os resultados finais são então apresentados a respeito dos tempos de processamento da FFT e dos resultados obtidos em comparação com a transformada obtida pela ferramenta MATLAB, indicando possíveis adaptações a arquitetura proposta, sugerindo trabalhos futuros tanto na área da FFT e processamento de radares SAR, como estudos a respeito da comunicação entre computador e placa FPGA, como foi o exemplo do modelo Ethernet adotado.

El presente trabajo realizó el diseño genérico y modular de una red neuronal artificial perceptron multicapa MLP orientada al reconocimiento de dígitos manuscritos en un FPGA mediante el lenguaje de descripción de hardware VHDL. El entrenamiento de esta red se realizó externo al chip, en software, mediante la herramienta de Redes Neuronales del Matlab 7.1 y utilizando como imágenes de entrenamiento la base de datos modificada del NIST (MNIST database). Con esto, se logra que el FPGA se dedique solamente a la tarea de reconocimiento, mas no al aprendizaje de la red. Si se quisiera que se cumpla con otra aplicación, bastará con su reentrenamiento en software para obtener los parámetros necesarios e introducirlos en su descripción y configuración. / Tesis

el objetivo de este trabajo de tesis es el desarrollo de un dispositivo de electroestimulación muscular portátil, ligero y de bajo costo, que permita complementar el entrenamiento físico voluntario y tonifique las fibras musculares. / La aparición de una gran cantidad de estándares para comunicaciones inalámbricas como WLAN IEEE 802.11, WIMAX, GPRS, Bluetooth, etc. ha aumentado el problema que enfrentan los diseñadores de equipos de telecomunicaciones que requieren cada vez más espacio en sus equipos para la adición de nuevos circuitos que soporten los estándares emergentes. La tecnología Software-defined radio (SDR) ha generado la atención de las telecomunicaciones debido a que ofrece una solución al problema actual. Se basa en la idea de llevar el software lo más cerca que se pueda a la antena. Pretende reeemplazar a todos los circuitos que realizan la modulación y demodulación por un algoritmo que se ejecute en un procesador de propósito general. Esta característica le da una gran flexibilidad y adaptabilidad ante la aparición de nuevos estándares. Estas dos propiedades son las que quieren aprovechar para plantear una solución al problema que existe actualmente en las comunicaciones de emergencia en nuestro país. El problema reside en la incompatibilidad de algunos equipos para poder comunicarse debido a diferencias en las bandas de operación y en algunos casos al tipo de modulación empleado. El presente trabajo pretende mostrar una alternativa tecnológica al problema mencionado utilizando la tecnología SDR. La propuesta consiste en realizar un diseño digital basado en FPGA que sea capaz de realizar la etapa de la modulación y selección de la frecuencia utilizando un código en lenguaje C. Se utiliza el CODEC WM8731 como dispositivo para la adquisición de la señal de audio que será procesada en el FPGA, para ello se utilizará la tarjeta de desarrollo Altera DE2 Development kit como hardware para realizar las pruebas respectivas. Todo el tratamiento de la señal se realizará en banda base para luego ser moduladad a la frecuencia respectiva utilizando un sintetizador digital directo. / Tesis

En la presente tesis, se realizó el diseño de una arquitectura para un sistema neurodifuso ANFIS. Se tomó en consideración un sistema de orden cero de dos entradas y una salida, que cuenta con funciones de pertenencia triangulares en los antecedentes de las reglas difusas. Además, se tuvo en cuenta que el entrenamiento del sistema es realizado fuera de línea (off-line), en MATLAB. La arquitectura diseñada se dividió en cuatro bloques: Fuzzificador, Permutador, Inferencia y Defuzzificador. Cada uno de estos bloques fue tratado como un subsistema y descrito por separado para facilitar su diseño. Posteriormente, se procedió a juntar los cuatro bloques, dando como resultado la arquitectura propuesta para el sistema neurodifuso ANFIS. Esta arquitectura fue descrita de manera modular y genérica mediante el lenguaje de descripción de hardware VHDL y fue implementada en los FPGA Spartan-3 XC3S200 de la empresa Xilinx y Cyclone II EP2C35 de la empresa Altera, utilizando las herramientas que se encuentran dentro de los entornos de desarrollo ISE 11 y Quartus II 9.1, respectivamente. El sistema diseñado fue aplicado a la generación de funciones. Primero, se eligió una función no lineal y se llevó a cabo el entrenamiento del sistema en MATLAB para obtener los parámetros de los antecedentes y consecuentes de las reglas difusas. Después, estos parámetros fueron convertidos a una representación binaria en punto-fijo complemento a dos y almacenados en las memorias ROM del código en VHDL. Finalmente, se realizaron simulaciones sobre los dos FPGA, mencionados anteriormente, para verificar la operación del sistema y poder evaluar su desempeño. Entre los resultados obtenidos, destaca que el tiempo requerido por el sistema para calcular un valor de la función es menor a 10 s (trabajando a una frecuencia de reloj de 50 MHz). Este valor es mucho menor al tiempo requerido por la aplicación en MATLAB, el cual fue de alrededor de 100 ms. / Tesis

Made available in DSpace on 2015-04-14T14:50:18Z (GMT). No. of bitstreams: 1 389779.pdf: 1636801 bytes, checksum: 0e56f5b8c71fcb4f101660f1d0800b5b (MD5) Previous issue date: 2007-01-12 / Esse trabalho apresenta uma pesquisa acad?mica no escopo de c?digos corretores de erros empregados em sistemas espaciais. O principal objetivo desse trabalho contempla o projeto, implementa??o e valida??o de circuitos corretores de erros para dados de telemetria e telecomando, seguindo o padr?o CCSDS (Consultative Committee for Space Data Systems). Ambos os m?dulos de telemetria e telecomando s?o descritos em linguagem VHDL e implementam, respectivamente, os algoritmos de corre??o de erros Reed-Solomon e BCH (Bose, Chaudhuri and Hocquenghem), os quais possuem alta capacidade de corre??o de erros ocorridos durante o processo de transfer?ncia de dados entre o ve?culo espacial e a base terrestre

Operational time is becoming an increasingly important aspect in electronic devices and is also highly relevant in Underwater Acoustic Sensor Networks (UWSN). This thesis contains a study which explores what can be done to de-crease power consumption while maintaining the same functionality of an FPGA inside an underwater sensor-node network. A longer operational time means a more effective system since reconnaissance is one of UWSN’s area of application. The thesis will also cover the implementation of a new sensor-node ‘mode’ which will add new features and increase operational time.

Orientador: Carlos Alberto Canesin / Banca: Guilherme de Azevedo e Melo / Banca: Júlio Borges de Souza / Banca: Ruben Barros Godoy / Banca: Luigi Galotto Junior / Resumo: Esta tese de doutorado se baseia na necessidade atual e tendência mundial da busca por tornar mais inteligentes os sistemas de distribuição de energia elétrica, por isso, o objetivo geral deste trabalho é desenvolver uma Arquitetura de Simulação em Tempo Real e Controle (ASTR&C) para alimentadores elétricos de distribuição, com o intuito de analisar a qualidade da energia e melhorar as ações de controle nos sistemas de distribuição, procurando assim aumentar a confiabilidade e sustentabilidade do sistema de potência. A ASTR&C utiliza uma plataforma VHDL-AMS como interface gráfica do usuário (Graphical user interface - GUI) para desenvolver a simulação do sistema elétrico e a linguagem VHDL (Very High Speed Integrated Circuit Description Language) para o desenvolvimento do sistema de gerenciamento e controle da rede de distribuição (Distribution Management System and Control - DMS&C), através de um dispositivo FPGA (Field Programmable Gate Array). Ambas as linguagens de descrição de hardware VHDL e VHDL-AMS (VHDL analog and mixed-signal), juntamente com as informações do sistema elétrico de distribuição, tornam possível a simulação em tempo real e controle de alimentadores de distribuição de energia elétrica. A GUI na plataforma VHDL-AMS, além de executar a simulação do sistema elétrico de distribuição, envolve dois processos: 1) Importação de todos os parâmetros do sistema de distribuição real, a partir de um arquivo de texto, possibilitando a alteração de quaisquer dados deste alimentador de distribuição em ambiente VHDL-AMS e 2) Envio dos dados de controle necessários para o dispositivo FPGA. O DMS&C desenvolvido está focado no gerenciamento do perfil de tensão do alimentador admitido como estudo de caso, realizado através de um dispositivo FPGA, o qual dispõe como prioridade o controle do regulador de tensão do sistema de distribuição, com base na comutação de TAP do mesmo. Neste... / Abstract: This doctoral thesis is based on current need and global trend in the search for making smarter electric power distribution systems. For this reason, the objective of this work is to develop a Real-Time Simulation and Control (RTSC) architecture of electrical distribution feeders, in order to analyze power quality and improve the control actions in distribution systems, to increase power system reliability, and sustainability. The RTSC architecture uses VHDL-AMS platform as graphical user interface (GUI) to develop the simulation of the electrical system and VHDL (Very High Speed Integrated Circuit Description Language) language for developing the Distribution Management System and Control (DMS&C) through a FPGA device. Both VHDL and VHDL-AMS (VHDL analog and mixed-signal) hardware description languages along with electric distribution system information make possible the real-time simulation and control for electrical distribution feeders. The GUI in VHDL-AMS platform, which, besides running the simulation of the electrical distribution system, involves two processes: 1) Import of all parameters of the distribution system from a text file, making it possible to change any data of this distribution feeder into a VHDL-AMS environment, and 2) Sending necessary control data to the FPGA device. The developed DMS&C is focused on voltage profile management of admitted feeder as a case study, performed through a FPGA device, which provides as priority control of the distribution system voltage regulator, based on the voltage regulator TAP switching. In this context, DMS&C was developed to propose feeder voltage level regulation actions to the distribution system real controller, considering the real feeder characteristics, with concentrated loads and network reduction, for constituting the case study of this thesis. It stands out as the main contribution of this thesis work, the presentation of a novel real-time simulation and control ... / Doutor

A novel integrated modeling methodology for NEMS is presented. Nano scale device models include typical effects found, at this scale, in various domains. The methodology facilitates the insertion of quantum corrections to nanoscale device models when they are simulated within multi-domain environments, as is performed in the MEMS industry. This methodology includes domain-oriented approximations from ab-initio modeling. In addition, the methodology includes the selection of quantum mechanical compact models that can be integrated with basic electronic circuits or non-electronic lumped element models. Nanoelectronic device modeling integration in mixed signal systems is reported. The modeling results are compatible with standard hardware description language entities and building blocks. This methodology is based on the IEEE VHDL-AMS, which is an industry standard modeling and simulation hardware description language. The methodology must be object oriented in order to be shared with current and future nanotechnology modeling resources, which are available worldwide. In order to integrate them inside a Learning Management System (LMS), models were formulated and adapted for educational purposes. The electronic nanodevice models were translated to a standardized format for learning objects by following the Shareable Content Object Reference Model (SCORM). The SCORM format not only allows models reusability inside the framework of the LMS, but their applicability to various educational levels as well. The model of a molecular transistor was properly defined, integrated and translated using SCORM rules and reused for educational purposes at various levels. A very popular LMS platform was used to support these tasks. The LMS platform compatibility skills were applied to test the applicability and reusability of the generated learning objects. Model usability was successfully tested and measured within an undergraduate nanotechnology course in an electrical engineering program. The model was reused at the graduate level and adapted afterwards to a nanotechnology education program for school teachers. Following known Learning Management Systems, the developed methodology was successfully formulated and adapted for education.

The main goal of this thesis will be the design and implementation of a 2048-point FFT on an FPGA through the use of VHDL code.The FFT will use a butterfly Radix-2 architecture with focus on the comparison of the parameters between the system with different Worlengths, Coefficient Wordlengths and Symbol Error rates as well as different modulation types, comparing 64QAM and 256QAM for the 5Gsystem.This implementation will replace an FFT function block in a Matlab based open source 5G NR simulator based on the 3GPP 15 standard and simulate spectrum, MSE payload,and SER performance.