Un des obstacles majeurs pour démarrer une activité dans le domaine des microsystèmes est le fait que des technologies particulières et donc coûteuses sont nécessairement requises. D'autre part, alors que les outils de CAO pour la microélectronique ont acquis un degré de maturité élevé, où toutes les séquences de fabrication sont simulées et le fonctionnement d'un composant ou systèmes peut être complètement prévu, l'art de la modélisation et de la conception des microsystèmes ne fait que débuter. Le développement de la Microélectronique vers la fin des années 70 a été rendu possible par l'utilisation d'outils CAO et par la mise à disposition de fonderies. Sans apports comparables, les Microsystèmes resteraient des curiosités de laboratoire, des prouesses techniques de chercheurs, mais ne deviendraient pas des produits industriels. Ainsi, l'objectif de cette thèse est d'assurer un accès à la technologie des microsystèmes en adaptant des lignes de production industrielles pour la microélectronique, de développer un environnement de conception et de simulation basé sur des outils existants étendus et de définir une architecture générique de microsystèmes

Ce travail de thèse propose une méthodologie et des outils pour un environnement d'aide à la conception. L'objectif est le support des outils et méthodes du concepteur durant le processus de conception en considérant la complexité des produits à concevoir et l'imprévisibilité de ce processus. Nous utilisons pour cela le concept de composant logiciels métiers à partir duquel il est possible, par exemple, d'intégrer des logiciels de simulation existants sans programmation, puis de les utiliser dans des services tels que l'optimisation. L'environnement dispose également d'un service de composition visuelle et récursive pour agréger les modèles, ainsi que pour définir et mettre en oeuvre le séquencement du processus de conception. Nous détaillons des applications de l'environnement pour dimensionner un transformateur de tensions triphasées, concevoir un micro-actionneur magnétique ou assister la conception collaborative d'un contacteur électromécanique.

Présentation d'une infrastructure de représentation de connaissances centrée objet, développée pour la conception, la manipulation et le contrôle de l'intégrité des bases de données des environnements de conception assistée par ordinateur. Cette infrastructure intégré des concepts et des techniques développées dans les domaines des bases de données, de l'intelligence artificielle et des langages de programmation, tels que l'héritage de propriétés , l'attachement procédural et l'emploi de mécanismes d'abstraction

Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

La nécessité d'une conception sûre et descendante des circuits intégrés VLSI est reconnue. Etude des propriétés statiques et dynamiques des dessins de masques des principaux blocs du circuit intégré en technologie CMOS. La méthode proposée est une conception par affinements successifs des spécifications. On distingue: le choix des algorithmes, le choix du chemin de données associé aux blocs fonctionnels. Les validation partielles de conception sont faites par analyse et simulation

Discussion des termes clés des langages de description; nécessité d'une sémantique matérielle. Le langage IRENE sert à la description comportemental et structurelle des circuits intégrés VLSI. Principes du simulateur fonctionnel du langage IRENE, des outils de synthèse KARENE et MACSIM et d'une interface avec le compilateur de silicium SYCO. KASRENE assure l'intégration des langages IRENE et KARL. Solution basée sur une organisation centrée objet de la base de données d'un système de conception assistée de VLSI

Le système CADOC est un outil de conception assisté pour circuits VLSI, basé sur le langage CADOC-LD. Présentation du langage CADOC-LD en tenant compte de l'étude du langage de description de matériel CHDL. Application à partir du langage CADOC-LD basée sur les techniques d'exécution symbolique temporisée et de l'intelligence artificielle

Après une revue critique des méthodes de placement existantes, l'étude développe plus précisément les méthodes ascendantes sur trois points: préstructuration logique du réseau à implanter, contraintes topologiques, et prévision de la connectique afin de gérer les ressources critiques. Illustration par un travail pratique, conception d'une méthode et d'un logiciel d'implantation automatisée sur réseau prédiffusé CMOS à une couche d'aluminium. L'utilisation des méthodes de classification pour hiérarchiser les problèmes complexes est introduite pour la formation des agrégats d'éléments à placer

Lors de la conception des circuits intégrés VLSI, les Réseaux Logiques Programmables (P.L.A.) permettent le dessin automatique des masques à partir d'une description logique. La surface occupée par ces PLAs peut, dans certains cas, s'avérer prohibitive; d'où l'intérêt des méthodes d'optimisation topologique de ceux-ci. Après avoir défini les différentes représentations possibles des PLAs, on présente l'état en ce qui concerne l'optimisation topologique des PLAs. La méthode des «Lignes Brisées» est ensuite détaillée en insistant sur les heuristiques choisies ainsi que sur les interactions qui existent entre l'étape d'optimisation et l'étape de tracé des connexions internes. On termine par une présentation globale du système PAOLA d'optimisation topologique et dessin de PLAs